JPS5939058A - 高精度混成集積回路 - Google Patents
高精度混成集積回路Info
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- JPS5939058A JPS5939058A JP57148798A JP14879882A JPS5939058A JP S5939058 A JPS5939058 A JP S5939058A JP 57148798 A JP57148798 A JP 57148798A JP 14879882 A JP14879882 A JP 14879882A JP S5939058 A JPS5939058 A JP S5939058A
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- JP
- Japan
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- resistor
- substrate
- integrated circuit
- hybrid integrated
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- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はデジタル・アナログコンバータ等に使用される
混成集積回路の改良に関するものである。
混成集積回路の改良に関するものである。
従来技術と問題点
従来、この種の混成集積回路において高精度化を進める
場合、モノリシック半導体素子のばらつきをおさえるた
め薄膜抵抗等の高精度膜素子（抵抗体）と組み合せ、動
作状態でレーザ等にょシ抵抗体のトリミングを行って高
精度化の実現を図っている。この場合、この抵抗体は温
度係数をもっているため、周囲温度がトリミング時と使
用時で異なる場合は温度係数のばらつきをおさえること
で高精度化が図れるが、トリミング時の異なった抵抗（
定電流で高精度すなわちトリミングを必要とする抵抗と
、デジタル系の抵抗でオン・オフ時における抵抗発熱の
変化が太きいものとがある）間の温度分布が使用時と異
なる場合は温度係数の絶対値が影響する。そして、経時
安定特性に優れたＴａ ２ Ｎ抵抗を抵抗体として使用
する場合、安定性に実績がち如しかも作シ易い温度係数
は−５０〜−Ｉ Ｄｏ ｐｐｒｙ’℃であシ、例えは１
℃の違いが５０ｐｐｍ ＋７）変化をもたらすため、抵
抗体の温度分布特性の改善を図る（定電流で高精度を必
要とする抵抗がオン・オフのあるデジタル系の抵抗の発
熱変化の影響を受けないようにする）ことが重要な課題
となる。
場合、モノリシック半導体素子のばらつきをおさえるた
め薄膜抵抗等の高精度膜素子（抵抗体）と組み合せ、動
作状態でレーザ等にょシ抵抗体のトリミングを行って高
精度化の実現を図っている。この場合、この抵抗体は温
度係数をもっているため、周囲温度がトリミング時と使
用時で異なる場合は温度係数のばらつきをおさえること
で高精度化が図れるが、トリミング時の異なった抵抗（
定電流で高精度すなわちトリミングを必要とする抵抗と
、デジタル系の抵抗でオン・オフ時における抵抗発熱の
変化が太きいものとがある）間の温度分布が使用時と異
なる場合は温度係数の絶対値が影響する。そして、経時
安定特性に優れたＴａ ２ Ｎ抵抗を抵抗体として使用
する場合、安定性に実績がち如しかも作シ易い温度係数
は−５０〜−Ｉ Ｄｏ ｐｐｒｙ’℃であシ、例えは１
℃の違いが５０ｐｐｍ ＋７）変化をもたらすため、抵
抗体の温度分布特性の改善を図る（定電流で高精度を必
要とする抵抗がオン・オフのあるデジタル系の抵抗の発
熱変化の影響を受けないようにする）ことが重要な課題
となる。
発明の目的
本発明は上述の課題を実現するためのもので、抵抗体の
温度分布特性を改善することのできる高精度混成集積回
路を提供することを目的としている。
温度分布特性を改善することのできる高精度混成集積回
路を提供することを目的としている。
発明の構成
本発明では、上述の目的を達成するため、抵抗体の中の
定電流で高精度を必要とする抵抗をオン・オフのあるデ
ジタル系の抵抗と分離してこれを集積回路基板上に間隔
を介し設けられたサブ基板の表面に形成する構成として
いる。
定電流で高精度を必要とする抵抗をオン・オフのあるデ
ジタル系の抵抗と分離してこれを集積回路基板上に間隔
を介し設けられたサブ基板の表面に形成する構成として
いる。
発明の実施例
以下、図面に関連して本発明の詳細な説明する。
第１図は本発明を適用した混成集積回路の実施例を示す
正面断面図で、図中１は基板、２はオン・オフがおるデ
ジタル系の抵抗、６は定電流で高精度を必要とする抵抗
、４は半導体素子、５は密封用ケースである。
正面断面図で、図中１は基板、２はオン・オフがおるデ
ジタル系の抵抗、６は定電流で高精度を必要とする抵抗
、４は半導体素子、５は密封用ケースである。
抵抗２は基板１の表面に形成され、抵抗６は基板１上に
間隔を介し設けられたサブ基板６の表面に形成されてい
る。
間隔を介し設けられたサブ基板６の表面に形成されてい
る。
このように、本発明では、抵抗３が基板１から離れたサ
ブ基板６上に抵抗２と分離して形成されているため、抵
抗３が受ける抵抗２の発熱の影響を少なくすることがで
きる。すなわち、抵抗２の発熱がオン・オフ時に大きく
変化しても、抵抗６の温度はあまり変化しない。従って
、抵抗体の材料として経時安定性の優れたしかも温度係
数が比較的大きいＴα、Ｎを使用しても、高精度化を図
ることが可能である。
ブ基板６上に抵抗２と分離して形成されているため、抵
抗３が受ける抵抗２の発熱の影響を少なくすることがで
きる。すなわち、抵抗２の発熱がオン・オフ時に大きく
変化しても、抵抗６の温度はあまり変化しない。従って
、抵抗体の材料として経時安定性の優れたしかも温度係
数が比較的大きいＴα、Ｎを使用しても、高精度化を図
ることが可能である。
なお、第１図には、半導体素子４も基板１から分離して
搭載した例を示しているが、このようにすることによっ
て半導体素子４が受ける抵抗２の発熱による影響を少な
くすることができる。
搭載した例を示しているが、このようにすることによっ
て半導体素子４が受ける抵抗２の発熱による影響を少な
くすることができる。
第２図に応用例を示す。
本例の場合は、ケース１１が、ガラスの上面板１２とセ
ラミック等のフレーム１５とより構成されている。
ラミック等のフレーム１５とより構成されている。
温度係数が１．９ ｐｐｍ 程度の精度を必要とする
抵抗をトリミングする際には、トリミング時の空気の移
動だけで温度係数が容易に変化してしまう。
抵抗をトリミングする際には、トリミング時の空気の移
動だけで温度係数が容易に変化してしまう。
そこで、本例のようにケース１１の上面板１２をガラス
よ多形成し、該上面板１２を透過するレーザで抵抗６の
動作トリミングを行うようにすれば、空気の移動はケー
ス１１内の対流だけにおさえられ外部の空気移動の影響
はほとんどケース１１内に伝達されないため、動作トリ
ミング時の高精度化を実現でき、最終調整に適している
。
よ多形成し、該上面板１２を透過するレーザで抵抗６の
動作トリミングを行うようにすれば、空気の移動はケー
ス１１内の対流だけにおさえられ外部の空気移動の影響
はほとんどケース１１内に伝達されないため、動作トリ
ミング時の高精度化を実現でき、最終調整に適している
。
発明の効果
以上述べたように、本発明によれば、定電流で高精度を
必要とする第１の抵抗が混成集積回路の基板から離れた
サブ基板上にデジタル系のオン・オフがある第２の抵抗
と分離して形成されておυ、第１の抵抗が第２の抵抗の
発熱の影響をあまシ受けないため、抵抗体の材料として
経時安定性が優れた温度係数が比較的大きいＴα、Ｎを
使用しても動作トリミング時の高精度化が可能である。
必要とする第１の抵抗が混成集積回路の基板から離れた
サブ基板上にデジタル系のオン・オフがある第２の抵抗
と分離して形成されておυ、第１の抵抗が第２の抵抗の
発熱の影響をあまシ受けないため、抵抗体の材料として
経時安定性が優れた温度係数が比較的大きいＴα、Ｎを
使用しても動作トリミング時の高精度化が可能である。
そしてケースの上面板をレーザ光を透過するガラス等の
材料よ多形成すれば、よυ一層の高精度化を図ることが
可能である。
材料よ多形成すれば、よυ一層の高精度化を図ることが
可能である。
第１図は本発明に係る高精度混成集積回路の実施例を示
す正面断面図、第２図はその応用例を示す正面断面図で
、図中、１は基板、２はオン・オフのあるデジタル系の
抵抗（第２の抵抗）、３は定電流で高精度を必要とする
抵抗（第１の抵抗）、４は半導体素子、５，１１はケー
ス、６はサブ基板、１２はガラスの上面板、１３はセラ
ミック等のフレームである。 特許出願人 富士通株式会社 代理人 弁理士 玉蟲久五部 （外３名）第１図 第２図 １
す正面断面図、第２図はその応用例を示す正面断面図で
、図中、１は基板、２はオン・オフのあるデジタル系の
抵抗（第２の抵抗）、３は定電流で高精度を必要とする
抵抗（第１の抵抗）、４は半導体素子、５，１１はケー
ス、６はサブ基板、１２はガラスの上面板、１３はセラ
ミック等のフレームである。 特許出願人 富士通株式会社 代理人 弁理士 玉蟲久五部 （外３名）第１図 第２図 １
Claims (1)
- 【特許請求の範囲】 （１，）基板上に、半導体素子と、定電流で高精度を必
要とする第１の抵抗とオン・オフをもつデジタル系の第
２の抵抗よシなる抵抗体とを形成し、該半導体素子と抵
抗体をケースによシ密封ピでなる混成集積回路において
、前記第２の抵抗を前記基板の表面に形成するとともに
、前記第１の抵抗を前記基板上に該基板と間隔を介し設
けられたサブ基板の表面に前記第２の抵抗と分離して形
成したことを特徴とする高精度混成集積回路。 （ｚ）ケースの上面板をレーザを透過する材料よシ形成
した特許請求の範囲第１項記載の高精度混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148798A JPS5939058A (ja) | 1982-08-27 | 1982-08-27 | 高精度混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148798A JPS5939058A (ja) | 1982-08-27 | 1982-08-27 | 高精度混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5939058A true JPS5939058A (ja) | 1984-03-03 |
Family
ID=15460937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148798A Pending JPS5939058A (ja) | 1982-08-27 | 1982-08-27 | 高精度混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939058A (ja) |
-
1982
- 1982-08-27 JP JP57148798A patent/JPS5939058A/ja active Pending
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