JPS5936855A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS5936855A JPS5936855A JP57147041A JP14704182A JPS5936855A JP S5936855 A JPS5936855 A JP S5936855A JP 57147041 A JP57147041 A JP 57147041A JP 14704182 A JP14704182 A JP 14704182A JP S5936855 A JPS5936855 A JP S5936855A
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- JP
- Japan
- Prior art keywords
- error
- microinstruction
- forced
- branch
- microprogram
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、エラー処理機能の簡易化、高速化を図ったマ
イクロプログラム制御装置に関するものである。
イクロプログラム制御装置に関するものである。
従来技術と問題点
マイクロメモリに格納されているマイクロ命令をパイプ
ライン・レジスタに七ツトシ、セットしたマイクロ命令
に基づいて演算装置、入出力制御装置等の各種装置を制
御するマイクロプログラム制御装置が汎用されている。
ライン・レジスタに七ツトシ、セットしたマイクロ命令
に基づいて演算装置、入出力制御装置等の各種装置を制
御するマイクロプログラム制御装置が汎用されている。
この種装置は、第１図示のように、マイクロプログラム
を格納しておくマイクロメモリ１、実行すべきマイクロ
プログラムのアドレスを指定するシーケンサ２、指定さ
れたマイクロプログラムの１ステツプをセットするパイ
プライン・レジスタ３を備えている。ノくイブライン・
レジスタ３にセットされるマイクロ命令は、一般に第２
図示のように、分岐指令フィールドａ、分岐条件選択フ
ィールドｂ及び制御・演算フィールドＣから構成されて
おシ、各フィールドはシーケンサ２、マルチプレクサ４
及び制御対象６に供給される。マルチプレクサ４Ｖｉ、
ここに入力する割込信号等各種の分岐条件信号の１つを
、分岐条件選択フィールドｂの指令に従って選択し、こ
れをシーケンサ２に供給する。シーケンサ２は、マルチ
プレクサ４から供給された分岐条件信号及びパイプライ
ン・レジスタ３から供給された分岐指令フィールドの指
令に従って次に実行すべきマイクロプログラムのアドレ
スを選択し、これをマイクロメモリ１に供給する。制御
・演算フイールドＣは、制御対象６内の各種レジスタの
アドレスや演算の内容を指定する。
を格納しておくマイクロメモリ１、実行すべきマイクロ
プログラムのアドレスを指定するシーケンサ２、指定さ
れたマイクロプログラムの１ステツプをセットするパイ
プライン・レジスタ３を備えている。ノくイブライン・
レジスタ３にセットされるマイクロ命令は、一般に第２
図示のように、分岐指令フィールドａ、分岐条件選択フ
ィールドｂ及び制御・演算フィールドＣから構成されて
おシ、各フィールドはシーケンサ２、マルチプレクサ４
及び制御対象６に供給される。マルチプレクサ４Ｖｉ、
ここに入力する割込信号等各種の分岐条件信号の１つを
、分岐条件選択フィールドｂの指令に従って選択し、こ
れをシーケンサ２に供給する。シーケンサ２は、マルチ
プレクサ４から供給された分岐条件信号及びパイプライ
ン・レジスタ３から供給された分岐指令フィールドの指
令に従って次に実行すべきマイクロプログラムのアドレ
スを選択し、これをマイクロメモリ１に供給する。制御
・演算フイールドＣは、制御対象６内の各種レジスタの
アドレスや演算の内容を指定する。
この種制御装置においては、マイクロ命令のフェッチと
実行から成る処理時間を短縮して高速化を図るため、い
わゆるパイプライン処理が採用されている。すなわち、
各マシーン・サイクルｔ１゜１、 、１．・・・におい
て、マイクロ命令の実行ＥＸＯ、ＥＸＩ 。
実行から成る処理時間を短縮して高速化を図るため、い
わゆるパイプライン処理が採用されている。すなわち、
各マシーン・サイクルｔ１゜１、 、１．・・・におい
て、マイクロ命令の実行ＥＸＯ、ＥＸＩ 。
ＥＸ２・・・と、次に実行すべきマイクロ命令の７エツ
チＦｌ、Ｆ２．Ｆ３・・・とが並行して行なわれる。従
ってエラー検出回路５がマイクロ命令のエラーを検出し
てエラー表示レジスタ５′にエラー表示フラグがセット
された時点では、このエラー・マイクロ命令が実行され
つつあることになる。そこで従来は、制御対象６にエラ
ー発生を通知してエラー命令を受付けないように指示す
ると共に、エラー表示フ牽 − ラグをエフ−割込信号としてマルチプレクサ４に供給し
てエラー処理プログラムに分岐させていた。
チＦｌ、Ｆ２．Ｆ３・・・とが並行して行なわれる。従
ってエラー検出回路５がマイクロ命令のエラーを検出し
てエラー表示レジスタ５′にエラー表示フラグがセット
された時点では、このエラー・マイクロ命令が実行され
つつあることになる。そこで従来は、制御対象６にエラ
ー発生を通知してエラー命令を受付けないように指示す
ると共に、エラー表示フ牽 − ラグをエフ−割込信号としてマルチプレクサ４に供給し
てエラー処理プログラムに分岐させていた。
しかしながらこのようなエラー処理では、制御対象が大
形、複雑になるにつれて制御対象内におけるエラー処理
機構が接伴、高価になるという欠点がある。他のエラー
処理方式として、マイクロ命令のフェッチと実行との間
に適宜な間隔を設け、この間でエラー検出と処理を行な
うことも考えられるが、極めて稀にしか発生しないエラ
ーを処理するためにこの種制御装置の動作速度を低下さ
せることは得策ではない。
形、複雑になるにつれて制御対象内におけるエラー処理
機構が接伴、高価になるという欠点がある。他のエラー
処理方式として、マイクロ命令のフェッチと実行との間
に適宜な間隔を設け、この間でエラー検出と処理を行な
うことも考えられるが、極めて稀にしか発生しないエラ
ーを処理するためにこの種制御装置の動作速度を低下さ
せることは得策ではない。
また、マルチプレクサに入力する分岐条件信号は、１回
のマイクロ命令の実行によって１個づつ順次選択され判
定される構成であるから、何ステップかのマイクロ命令
の実行を経てはじめてエラー処理プログラムへの分岐が
行なわれることにな夕、このため、迅速なエラー処理が
行なえないという欠点もある。
のマイクロ命令の実行によって１個づつ順次選択され判
定される構成であるから、何ステップかのマイクロ命令
の実行を経てはじめてエラー処理プログラムへの分岐が
行なわれることにな夕、このため、迅速なエラー処理が
行なえないという欠点もある。
発明の目的
本発明は上述した従来の問題点に鑑みてなされたもので
あり、その目的は、簡易な構成のもとて迅速にエラー処
理を行なうことができるマイクロプログラム制御装置を
提供することにある。
あり、その目的は、簡易な構成のもとて迅速にエラー処
理を行なうことができるマイクロプログラム制御装置を
提供することにある。
発明の実施例
以下本発明の詳細を実施例によって説明する。
第４図は本発明の一実施例の構成を示すブロック図であ
る。図中、参照符号１〜Ｇで表示した構成要素は第１図
に関し既に説明したものと同一の構成要素であるから、
これらについては重複説明を省略する。
る。図中、参照符号１〜Ｇで表示した構成要素は第１図
に関し既に説明したものと同一の構成要素であるから、
これらについては重複説明を省略する。
エラー検出回路５はζマイクロメモリ１から出力された
マイクロ命令のエラーを検出すると、エラー表示レジス
タ５′にエラー表示フラグをセットする。。。。、−表
示ｒ＝ン簀強制制御要因、、）１つとして強制制御回路
７に供給される。これを受けた強制制御回路７は、エラ
ー発生時に実行すべき強制マイクロ命令を格納している
強制命令メモリ８に強制制御要因対応のアドレス信号ｄ
を送出し、これと前後して切替回路Ｓ１．Ｓ２及びｓ３
に切替信号ｆを送出する。強制命令メモリ８はアドレス
信号ｄで指定された所定の強制マイクロ命令全発生する
。この強制マイクロ命令は、本実施例においては、パイ
プライン・レジスタ３から出力されるマイクロ命令と同
一のフ♂尤ド構成となっており、それぞれ分岐指令フィ
ールドａ′、分岐条件選択フィールドｂ′及び制御・演
算フィールドＣ′から成る。これら制御フィールドａ′
、ｂ′及びＣ′は、それぞれ切替回路Ｓ１．Ｓ２及びＳ
３ヲ介して、パイプライン・レジスタからのエラー・マ
イクロ命令の各フィールドａ、ｂ及びＣの代りに、シー
ケンサ２、マルチプレクサ４及び制御対象６に供給され
る。
マイクロ命令のエラーを検出すると、エラー表示レジス
タ５′にエラー表示フラグをセットする。。。。、−表
示ｒ＝ン簀強制制御要因、、）１つとして強制制御回路
７に供給される。これを受けた強制制御回路７は、エラ
ー発生時に実行すべき強制マイクロ命令を格納している
強制命令メモリ８に強制制御要因対応のアドレス信号ｄ
を送出し、これと前後して切替回路Ｓ１．Ｓ２及びｓ３
に切替信号ｆを送出する。強制命令メモリ８はアドレス
信号ｄで指定された所定の強制マイクロ命令全発生する
。この強制マイクロ命令は、本実施例においては、パイ
プライン・レジスタ３から出力されるマイクロ命令と同
一のフ♂尤ド構成となっており、それぞれ分岐指令フィ
ールドａ′、分岐条件選択フィールドｂ′及び制御・演
算フィールドＣ′から成る。これら制御フィールドａ′
、ｂ′及びＣ′は、それぞれ切替回路Ｓ１．Ｓ２及びＳ
３ヲ介して、パイプライン・レジスタからのエラー・マ
イクロ命令の各フィールドａ、ｂ及びＣの代りに、シー
ケンサ２、マルチプレクサ４及び制御対象６に供給され
る。
制御・演算フィールドＣ′は、実在しないレジスタ・ア
ドレスやオペランドを表示すること等によシ制御対象６
に実質的な非動作を指令する。一方、分岐条件選択フィ
ールドｂ′は、電源断に伴なう割込信号等エラー処理プ
ログラムへの分岐要求よりも優先度の高い１又は複数の
割込信号のみをマルチプレクサ４に供給するよう指令す
る。さらに分岐指令信号ａ′は、シーケン・ν゛２に、
マルチプレクサ４から供給された優先度の高い割込み信
号をテストしてこれらが存在しない場合には、エラー処
理プログラムに分岐し、存在する場合は対応の処理プロ
グラムに分岐するよう指令する。
ドレスやオペランドを表示すること等によシ制御対象６
に実質的な非動作を指令する。一方、分岐条件選択フィ
ールドｂ′は、電源断に伴なう割込信号等エラー処理プ
ログラムへの分岐要求よりも優先度の高い１又は複数の
割込信号のみをマルチプレクサ４に供給するよう指令す
る。さらに分岐指令信号ａ′は、シーケン・ν゛２に、
マルチプレクサ４から供給された優先度の高い割込み信
号をテストしてこれらが存在しない場合には、エラー処
理プログラムに分岐し、存在する場合は対応の処理プロ
グラムに分岐するよう指令する。
なお、強制制御回路７には、上記エラー割込み信号の他
、種々の強制命令実行要因となる信号、例えば、当該制
御装置内における各部からのエラー割込信号が入力する
。これらは、電源断等に伴々う割込信号であってもよい
。すなわち、従来マルチブレクリ°４に収容していた割
込要求信号の一部を強制命令実行要因として、強制制御
回路７に収容替えすることもできる。
、種々の強制命令実行要因となる信号、例えば、当該制
御装置内における各部からのエラー割込信号が入力する
。これらは、電源断等に伴々う割込信号であってもよい
。すなわち、従来マルチブレクリ°４に収容していた割
込要求信号の一部を強制命令実行要因として、強制制御
回路７に収容替えすることもできる。
発明の効果
上述のように、本発明は、マイクロメモリから出力され
たマ・ｆクロ命令のエラーを検出し、パイプライン・レ
ジスタからのエラー・マイクロ命令を、予め定めである
エラー処理関連のマイクロプログラムで置換える構成で
あるから、制御対象におけるエラー処理機構を複雑化す
ることなく、ｉ〜かも何ステップかのテスト及び分岐命
令な実行することなく直ちにエラー処理プログラムに分
岐できるため、迅速なエラー処理が可能になるという利
点がある。
たマ・ｆクロ命令のエラーを検出し、パイプライン・レ
ジスタからのエラー・マイクロ命令を、予め定めである
エラー処理関連のマイクロプログラムで置換える構成で
あるから、制御対象におけるエラー処理機構を複雑化す
ることなく、ｉ〜かも何ステップかのテスト及び分岐命
令な実行することなく直ちにエラー処理プログラムに分
岐できるため、迅速なエラー処理が可能になるという利
点がある。
＠１図は従来装置の構成ブロック図、第２図及び第３図
は従来装置の動作を説明するための概念図、ｉ＠４図は
本発明の一実施例の構成ブロック図である。 １・・・マイクロメモリ、２・・・シーケンサ、３・・
・バイブライン・レジスタ、４・・・マルチプレクサ、
５・・・エラー検出回路、６・・・制御対象、７・・・
強制制御回路、強制制御メモリ。 特許出願人 富士電機製造株式会社（外１名）代理人弁
理士 玉 蟲 久五部（外３名）′第１図 第２図 第３図 ｆ＋ １２ ｆ３ ｔ４ …マ／−
ノ・→ノイクル
−−−−実行 μ−工３冴
−峠−月五ＩＩゾヱー÷−去乙ｌ−→ニー−−一−−第
４図
は従来装置の動作を説明するための概念図、ｉ＠４図は
本発明の一実施例の構成ブロック図である。 １・・・マイクロメモリ、２・・・シーケンサ、３・・
・バイブライン・レジスタ、４・・・マルチプレクサ、
５・・・エラー検出回路、６・・・制御対象、７・・・
強制制御回路、強制制御メモリ。 特許出願人 富士電機製造株式会社（外１名）代理人弁
理士 玉 蟲 久五部（外３名）′第１図 第２図 第３図 ｆ＋ １２ ｆ３ ｔ４ …マ／−
ノ・→ノイクル
−−−−実行 μ−工３冴
−峠−月五ＩＩゾヱー÷−去乙ｌ−→ニー−−一−−第
４図
Claims (1)
- マイクロプログラムを格納するマイクロメモリ、該マイ
クロメモリのアドレスを指定するマイクロシーケンサ及
び前記マイクロメモリから出力されるマイクロ命令をセ
ットするパイプライン・レジスタを備え、該パイプライ
ン・レジスタにセットしたマイクロ命令に基づいて制御
を実行するマイクロプログラム制御装置において、前記
マイクロメモリから出力されたマイクロ命令のエラーを
検出し、エラー検出情報を発生するエラー検出回路及び
該エラー検出情報を受けて所定のマイクロ命令をメモリ
から発生させると共に、前記パイプライン・レジスタか
らのブイクロ命令金前記所定のマイクロ命令で置換えて
供給する手段を備えたことを特徴とするマイクロプログ
ラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147041A JPS5936855A (ja) | 1982-08-25 | 1982-08-25 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147041A JPS5936855A (ja) | 1982-08-25 | 1982-08-25 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936855A true JPS5936855A (ja) | 1984-02-29 |
Family
ID=15421174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147041A Pending JPS5936855A (ja) | 1982-08-25 | 1982-08-25 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936855A (ja) |
-
1982
- 1982-08-25 JP JP57147041A patent/JPS5936855A/ja active Pending
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