JPS5936355B2 - 信号電圧検出回路 - Google Patents
信号電圧検出回路Info
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- JPS5936355B2 JPS5936355B2 JP54160153A JP16015379A JPS5936355B2 JP S5936355 B2 JPS5936355 B2 JP S5936355B2 JP 54160153 A JP54160153 A JP 54160153A JP 16015379 A JP16015379 A JP 16015379A JP S5936355 B2 JPS5936355 B2 JP S5936355B2
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- Japan
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- node
- clock signal
- transistor
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は、２つの信号の僅かな電圧差を拡大して検出す
る信号電圧検出回路に関するものである。
る信号電圧検出回路に関するものである。
２つの信号の僅かな電圧差を検出する信号電圧検出回路
としては、例えばＭＯＳダイナミックメモリのセンスア
ンプが知られている。
としては、例えばＭＯＳダイナミックメモリのセンスア
ンプが知られている。
このような従来の信号電圧検出回路は、例えば第１図に
示す構成を有するものであり、同図に於いて、Ｑ１〜Ｑ
５はＭＯＳトランジスタ、Ｎ１〜Ｎ３、は第１〜第３の
節点、Ｃ１〜Ｃ３はそれぞれ節点Ｎ１〜Ｎ３とアースと
の間に形成される容量、１、２はこの信号電圧検出回路
を駆動させる為のクロック信号φ１、φ２を発生させる
クロック信号発生回路、３は電源である。この信号電圧
検出回路は、まずクロック信号発生回路１からのクロッ
ク信号φ１をハイレベルとし、電源３からＭＯＳトラン
ジスタＱ３、Ｑ４（以下ＭＯＳを省略する。
示す構成を有するものであり、同図に於いて、Ｑ１〜Ｑ
５はＭＯＳトランジスタ、Ｎ１〜Ｎ３、は第１〜第３の
節点、Ｃ１〜Ｃ３はそれぞれ節点Ｎ１〜Ｎ３とアースと
の間に形成される容量、１、２はこの信号電圧検出回路
を駆動させる為のクロック信号φ１、φ２を発生させる
クロック信号発生回路、３は電源である。この信号電圧
検出回路は、まずクロック信号発生回路１からのクロッ
ク信号φ１をハイレベルとし、電源３からＭＯＳトラン
ジスタＱ３、Ｑ４（以下ＭＯＳを省略する。
）を介して容量Ｃｌ、Ｃ２を、更に第１及び第２のトラ
ンジスタＱ４、Ｑ２を介して容量Ｃｓを充電する。この
とき節点Ｎｉ、Ｎ２の電位が同電位となるようにするも
のである。次に、クロック信号φｌをローレベルにした
後、メモリセルが接続されたビット線とダミーセルが接
続されたビット線との信号のような電圧差を検出する２
つの信号をゲート回路等を介して節点Ｎｉ、Ｎ２に接続
し、節点Ｎｉ、Ｎ２間に信号電圧差が現われるようにす
る。２つの信号を節点Ｎ２、Ｎ２に導入したことにより
、容量Ｃｌ、Ｃ２の充放電が行なわれ、それによる節点
Ｎｉ、Ｎ２の電圧をそれぞれＶ４、Ｖ２とすると、節点
Ｎｉと節点Ｎ２との間の電位差Ｖ、２はＶ１２＝Ｖ１−
Ｖ２・・・（１） となる。
ンジスタＱ４、Ｑ２を介して容量Ｃｓを充電する。この
とき節点Ｎｉ、Ｎ２の電位が同電位となるようにするも
のである。次に、クロック信号φｌをローレベルにした
後、メモリセルが接続されたビット線とダミーセルが接
続されたビット線との信号のような電圧差を検出する２
つの信号をゲート回路等を介して節点Ｎｉ、Ｎ２に接続
し、節点Ｎｉ、Ｎ２間に信号電圧差が現われるようにす
る。２つの信号を節点Ｎ２、Ｎ２に導入したことにより
、容量Ｃｌ、Ｃ２の充放電が行なわれ、それによる節点
Ｎｉ、Ｎ２の電圧をそれぞれＶ４、Ｖ２とすると、節点
Ｎｉと節点Ｎ２との間の電位差Ｖ、２はＶ１２＝Ｖ１−
Ｖ２・・・（１） となる。
次にクロツク信号発生回路２からのクロツク信号φ２を
ハイレベルとすると、容量Ｃ１〜Ｃ３の充電電荷は第１
〜第３のトランジスタＱｌ，Ｑ２，Ｑ，を介して放電さ
れる。
ハイレベルとすると、容量Ｃ１〜Ｃ３の充電電荷は第１
〜第３のトランジスタＱｌ，Ｑ２，Ｑ，を介して放電さ
れる。
この時、節点Ｎｌ，Ｎ２の電圧Ｖ，，Ｖ２が僅かではあ
るが、Ｖ１＞Ｖ２の関係があるとすると、トランジスタ
Ｑ２のゲート電圧がトランジスタＱ，のゲート電圧より
も高いので、トランジスタＱ２を介して放電される量が
多くなり、節点Ｎ１の電位より節点Ｎ２の電位が急速に
低下する。そして、節点Ｎ２のレベルが所定レベルに低
下すると、トランジスタＱ１はオフとなり、節点Ｎ１の
電位は、未だ所定レベル以下とならないのでトランジス
タＱ２はオン状態を継続し、遂には節点Ｎ２はほぼアー
ス電位となる。その時の節点Ｎ，，Ｎ２の電圧をＶ，’
，Ｖ２’とするとＶ２’さｏであり、節点Ｎｌ，Ｎ２間
の電位差Ｖｌ２’はとなる。この場合のＶ１’は節点Ｎ
１の電位であり、Ｖ，’キＶｌ，Ｖ２’＜Ｖ２となるか
ら、電圧差Ｖ，２′はＶｌ２’＞Ｖｌ２となり、電圧差
が拡大される。しかし、高速動作を行なわせる為に、容
量Ｃ１〜Ｃ３の充電電荷を速く放電させると、節点Ｎ１
’の電圧Ｖ，’の低下も速くなるので、検出電圧差Ｖｌ
２’も小さくなる。従つて、クロツク信号φ２の電圧波
形を操作して、容量Ｃ１〜Ｃ３の充電電荷をゆつくり放
電させることが必要となるから、高速動作が困難であつ
た。又、検出電圧差Ｖｌ２’が小さい場合、再びクロツ
ク信号発生回路１からのクロツク信号φ，をハイレベル
とすれば、節点Ｎ１の電圧Ｖ，を引上げることができる
ので、検出電圧差を大きなものとすることができる。し
かし、この場合、トランジスタＱ２，Ｑ，を介して直流
電流が流れるので、消費電力が大きくなる欠点があつた
。本発明は前述の如き欠点を改善したものであり、その
目的は、消費電力が少なく、且つ短い動作時間で大きな
信号電圧差が得られるようにすることにある。
るが、Ｖ１＞Ｖ２の関係があるとすると、トランジスタ
Ｑ２のゲート電圧がトランジスタＱ，のゲート電圧より
も高いので、トランジスタＱ２を介して放電される量が
多くなり、節点Ｎ１の電位より節点Ｎ２の電位が急速に
低下する。そして、節点Ｎ２のレベルが所定レベルに低
下すると、トランジスタＱ１はオフとなり、節点Ｎ１の
電位は、未だ所定レベル以下とならないのでトランジス
タＱ２はオン状態を継続し、遂には節点Ｎ２はほぼアー
ス電位となる。その時の節点Ｎ，，Ｎ２の電圧をＶ，’
，Ｖ２’とするとＶ２’さｏであり、節点Ｎｌ，Ｎ２間
の電位差Ｖｌ２’はとなる。この場合のＶ１’は節点Ｎ
１の電位であり、Ｖ，’キＶｌ，Ｖ２’＜Ｖ２となるか
ら、電圧差Ｖ，２′はＶｌ２’＞Ｖｌ２となり、電圧差
が拡大される。しかし、高速動作を行なわせる為に、容
量Ｃ１〜Ｃ３の充電電荷を速く放電させると、節点Ｎ１
’の電圧Ｖ，’の低下も速くなるので、検出電圧差Ｖｌ
２’も小さくなる。従つて、クロツク信号φ２の電圧波
形を操作して、容量Ｃ１〜Ｃ３の充電電荷をゆつくり放
電させることが必要となるから、高速動作が困難であつ
た。又、検出電圧差Ｖｌ２’が小さい場合、再びクロツ
ク信号発生回路１からのクロツク信号φ，をハイレベル
とすれば、節点Ｎ１の電圧Ｖ，を引上げることができる
ので、検出電圧差を大きなものとすることができる。し
かし、この場合、トランジスタＱ２，Ｑ，を介して直流
電流が流れるので、消費電力が大きくなる欠点があつた
。本発明は前述の如き欠点を改善したものであり、その
目的は、消費電力が少なく、且つ短い動作時間で大きな
信号電圧差が得られるようにすることにある。
以下実施例について詳細に説明する。第２図は本発明の
実施例の回路図であり、Ｑ６，Ｑ，は第４及び第５のト
ランジスタ、Ｎ４，Ｎ，は節点、Ｃ４，Ｃ，はそれぞれ
節点Ｎ４，Ｎ，とアース間に形成される容量、Ｃ６，Ｃ
７はトランジスタＱ６，Ｑ，のソースに接続した容量、
４，５はクロツク信号φ３，φ４を発生させるクロツク
信号発生回路であり、他の第１図と同一符号は同一部分
を表わしている。又、第３図はクロツク信号φ１〜φ４
の一例のタイムチヤートである。まず、クロツク信号発
生回路１，４からのクロツク信号φ１，φ３を第３図に
示すようにハイレベルとしてトランジスタＱ３，Ｑ４，
Ｑ６，Ｑ７をオンとし、これらのトランジスタＱ３，Ｑ
４，Ｑ６，Ｑ７を介して容量Ｃ１〜Ｃ７を電源３から充
電する。
実施例の回路図であり、Ｑ６，Ｑ，は第４及び第５のト
ランジスタ、Ｎ４，Ｎ，は節点、Ｃ４，Ｃ，はそれぞれ
節点Ｎ４，Ｎ，とアース間に形成される容量、Ｃ６，Ｃ
７はトランジスタＱ６，Ｑ，のソースに接続した容量、
４，５はクロツク信号φ３，φ４を発生させるクロツク
信号発生回路であり、他の第１図と同一符号は同一部分
を表わしている。又、第３図はクロツク信号φ１〜φ４
の一例のタイムチヤートである。まず、クロツク信号発
生回路１，４からのクロツク信号φ１，φ３を第３図に
示すようにハイレベルとしてトランジスタＱ３，Ｑ４，
Ｑ６，Ｑ７をオンとし、これらのトランジスタＱ３，Ｑ
４，Ｑ６，Ｑ７を介して容量Ｃ１〜Ｃ７を電源３から充
電する。
この充電ステツプに於いても、節点Ｎｌ，Ｎ２の電位が
等しくなるようにする。次にクロツク信号φ１，φ３を
第３図に示すように時刻ｔｌに於いてローレベルにした
後、ゲート回路等を介して電圧差を検出する２つの信号
を節点Ｎｌ，Ｎ２に導入し、節点Ｎｌ，Ｎ２間に信号電
圧差が現われるようにする。
等しくなるようにする。次にクロツク信号φ１，φ３を
第３図に示すように時刻ｔｌに於いてローレベルにした
後、ゲート回路等を介して電圧差を検出する２つの信号
を節点Ｎｌ，Ｎ２に導入し、節点Ｎｌ，Ｎ２間に信号電
圧差が現われるようにする。
このとき、節点Ｎｌ，Ｎ２に現われた電圧を前述したと
同様にＶｌ，Ｖ２とし、且つＶ１＞Ｖ２の関係があるも
のとする。クロツク信号発生回路５からのクロツク信号
φ４を第３図に示すように時刻Ｔ２に於いてハイレベル
にする。この時の節点Ｎ４，Ｎ，の電圧Ｖ４，Ｖ，はク
ロツク信号φ４の電圧振幅、及び容量Ｃ４〜Ｃ７の値に
よつて定まるものとなる。尚、クロツク信号φ４をハイ
レベルとするタイミングはクロツク信号φ３をローレベ
ルとした後ならば任意のタイミングで行なつて良いもの
である。次に時刻Ｔ３に於いてクロツク信号φ２をハイ
レベルとすると、トランジスタＱ，がオンとなり、容量
Ｃ１〜Ｃ３の充電電荷がトランジスタＱ，，Ｑ２，Ｑ５
、を介して放電される。
同様にＶｌ，Ｖ２とし、且つＶ１＞Ｖ２の関係があるも
のとする。クロツク信号発生回路５からのクロツク信号
φ４を第３図に示すように時刻Ｔ２に於いてハイレベル
にする。この時の節点Ｎ４，Ｎ，の電圧Ｖ４，Ｖ，はク
ロツク信号φ４の電圧振幅、及び容量Ｃ４〜Ｃ７の値に
よつて定まるものとなる。尚、クロツク信号φ４をハイ
レベルとするタイミングはクロツク信号φ３をローレベ
ルとした後ならば任意のタイミングで行なつて良いもの
である。次に時刻Ｔ３に於いてクロツク信号φ２をハイ
レベルとすると、トランジスタＱ，がオンとなり、容量
Ｃ１〜Ｃ３の充電電荷がトランジスタＱ，，Ｑ２，Ｑ５
、を介して放電される。
この場合Ｎ，，Ｎ２の電圧Ｖｌ，Ｖ２にはＶ１＞Ｖ２の
関係があると仮定したので、前述したと同様にトランジ
スタＱ１はオフ、トランジスタＱ２はオンとなり、その
時の節点Ｎｌ，Ｎ２の電圧をＶ，’，Ｖ２’とすると、
節点Ｎｌ，Ｎ２間の電圧差は、前述した理由からＶ１’
−Ｖ２’ −一 Ｖ１’となり、容量Ｃ，〜Ｃ３の充電
電荷を放電させる前の電圧差Ｖ１−Ｖ２よりも拡大され
たものとなる。尚、一般に節点Ｎ，，Ｎ２の容量（実施
例に於いてはＣｌ，Ｃ２）が小さい程、より小さい信号
電圧差を検出、増幅することが可能である。本実施例に
於けるトランジスタＱ６，Ｑ７は信号電圧差が現れる時
点ではクロツク信号φ３がローレベルな為オフ状態にあ
り、従つて容量Ｃ６，Ｃ７は節点Ｎｌ，Ｎ２の容量に影
響しない。もしＣ６，Ｃ７を節点Ｎｌ，Ｎ２に直接接続
してしまうと、節点Ｎｌ，Ｎ２の等価容量はＣ１＋ Ｃ
４＋ Ｃ６，Ｃ２＋ Ｃ，＋Ｃ７と大きくなり、この場
合微小信号の検出が困難なものとなる。トランジスタＱ
６，Ｑ７はこれを解消する為に設けたものである。次に
クロツク信号φ３を第３図に示すように、時刻Ｔ４に於
いて再びハイレベルとすると、トランジスタＱ６，Ｑ７
を介して節点Ｎ１の電圧Ｖ１’に節点Ｎ４の電圧Ｖ４が
加算され、節点Ｎ２の電圧Ｖ２’に節点Ｎ５の電圧Ｖ５
が加算される。
関係があると仮定したので、前述したと同様にトランジ
スタＱ１はオフ、トランジスタＱ２はオンとなり、その
時の節点Ｎｌ，Ｎ２の電圧をＶ，’，Ｖ２’とすると、
節点Ｎｌ，Ｎ２間の電圧差は、前述した理由からＶ１’
−Ｖ２’ −一 Ｖ１’となり、容量Ｃ，〜Ｃ３の充電
電荷を放電させる前の電圧差Ｖ１−Ｖ２よりも拡大され
たものとなる。尚、一般に節点Ｎ，，Ｎ２の容量（実施
例に於いてはＣｌ，Ｃ２）が小さい程、より小さい信号
電圧差を検出、増幅することが可能である。本実施例に
於けるトランジスタＱ６，Ｑ７は信号電圧差が現れる時
点ではクロツク信号φ３がローレベルな為オフ状態にあ
り、従つて容量Ｃ６，Ｃ７は節点Ｎｌ，Ｎ２の容量に影
響しない。もしＣ６，Ｃ７を節点Ｎｌ，Ｎ２に直接接続
してしまうと、節点Ｎｌ，Ｎ２の等価容量はＣ１＋ Ｃ
４＋ Ｃ６，Ｃ２＋ Ｃ，＋Ｃ７と大きくなり、この場
合微小信号の検出が困難なものとなる。トランジスタＱ
６，Ｑ７はこれを解消する為に設けたものである。次に
クロツク信号φ３を第３図に示すように、時刻Ｔ４に於
いて再びハイレベルとすると、トランジスタＱ６，Ｑ７
を介して節点Ｎ１の電圧Ｖ１’に節点Ｎ４の電圧Ｖ４が
加算され、節点Ｎ２の電圧Ｖ２’に節点Ｎ５の電圧Ｖ５
が加算される。
その場合、トランジスタＱ２が前述の条件によりオンで
あるから、節点Ｎ２の電圧はほぼアース電位であり、節
点Ｎ１の電圧だけが上昇されることになり、従つて節点
Ｎｌ，Ｎ２間の電圧差が更に拡大されることになる。こ
の場合、クロツク信号φ１はローレベルであるから、電
源３から直流電流が流入することはなく、従つて電力消
費を増大させることなく、電圧差を拡大することができ
る。それによつて、容量Ｃ１〜Ｃ３の充電電荷を速く放
電させ、動作時間を短くした場合でも、節点Ｎｌ，Ｎ２
間の電圧差を大きくすることができる。尚、容量Ｃ６，
Ｃ７をクロツク信号発生回路２に接続した構成とするこ
とも可能であり、前述の実施例に示したように、クロツ
ク信号発生回路５に接続した場合と同様の効果を得るこ
とができる。
あるから、節点Ｎ２の電圧はほぼアース電位であり、節
点Ｎ１の電圧だけが上昇されることになり、従つて節点
Ｎｌ，Ｎ２間の電圧差が更に拡大されることになる。こ
の場合、クロツク信号φ１はローレベルであるから、電
源３から直流電流が流入することはなく、従つて電力消
費を増大させることなく、電圧差を拡大することができ
る。それによつて、容量Ｃ１〜Ｃ３の充電電荷を速く放
電させ、動作時間を短くした場合でも、節点Ｎｌ，Ｎ２
間の電圧差を大きくすることができる。尚、容量Ｃ６，
Ｃ７をクロツク信号発生回路２に接続した構成とするこ
とも可能であり、前述の実施例に示したように、クロツ
ク信号発生回路５に接続した場合と同様の効果を得るこ
とができる。
以上説明したように、本発明は、第１の節点Ｎ１に、容
量Ｃ６をソースに接続したトランジスタＱ６のドレイン
を、第２の節点Ｎ２に、容量Ｃ７をソースに接続したト
ランジスタＱ７のドレインをそれぞれ接続し、クロツク
信号φ４をハイレベルにして節点Ｎ４，Ｎ，の電圧を上
昇させた後、トランジスタＱ６，Ｑ７をオンとし、節点
Ｎｌ，Ｎ２のうち高電位側節点の電圧を上昇させるよう
にしたものであるから、節点Ｎｌ，Ｎ２間に現われる信
号電圧差を電源３の電圧よりも大きくすることが可能と
なる。また、節点Ｎｌ，Ｎ２に信号電圧差が現れる時点
に於いて、トランジスタＱ６，Ｑ７をオフ状態にするこ
とにより、節点Ｎｌ，Ｎ２の容量を小さいものとするこ
とができるので、より小さい信号電圧差を検出すること
ができる利点もある。又、この場合、直流的な電力消費
がないので電力消費が少なくて済むと言う利点があると
共に、容量Ｃｌ，Ｃ２に蓄積されていた電荷を速く放電
させても節点Ｎｌ，Ｎ２間の電圧差を大きなものとする
ことができるので、動作時間を短くすることができると
言う利点もある。従つて、本発明をＭＯＳダイナミツク
メモリ用のセンスアンプに適用すれば非常に有効である
。
量Ｃ６をソースに接続したトランジスタＱ６のドレイン
を、第２の節点Ｎ２に、容量Ｃ７をソースに接続したト
ランジスタＱ７のドレインをそれぞれ接続し、クロツク
信号φ４をハイレベルにして節点Ｎ４，Ｎ，の電圧を上
昇させた後、トランジスタＱ６，Ｑ７をオンとし、節点
Ｎｌ，Ｎ２のうち高電位側節点の電圧を上昇させるよう
にしたものであるから、節点Ｎｌ，Ｎ２間に現われる信
号電圧差を電源３の電圧よりも大きくすることが可能と
なる。また、節点Ｎｌ，Ｎ２に信号電圧差が現れる時点
に於いて、トランジスタＱ６，Ｑ７をオフ状態にするこ
とにより、節点Ｎｌ，Ｎ２の容量を小さいものとするこ
とができるので、より小さい信号電圧差を検出すること
ができる利点もある。又、この場合、直流的な電力消費
がないので電力消費が少なくて済むと言う利点があると
共に、容量Ｃｌ，Ｃ２に蓄積されていた電荷を速く放電
させても節点Ｎｌ，Ｎ２間の電圧差を大きなものとする
ことができるので、動作時間を短くすることができると
言う利点もある。従つて、本発明をＭＯＳダイナミツク
メモリ用のセンスアンプに適用すれば非常に有効である
。
第１図は従来の信号電圧検出回路の回路図、第２図は本
発明の実施例の回路図、第３図はクロツク信号のタイム
チヤートである。 Ｑ１〜Ｑ７はＭＯＳトランジスタ、Ｃ１〜Ｃ７は容量、
１，２，４，５はクロツク信号発生回路、３は電源であ
る。
発明の実施例の回路図、第３図はクロツク信号のタイム
チヤートである。 Ｑ１〜Ｑ７はＭＯＳトランジスタ、Ｃ１〜Ｃ７は容量、
１，２，４，５はクロツク信号発生回路、３は電源であ
る。
Claims (1)
- １ 第１のＭＯＳトランジスタのドレインと第２のＭＯ
Ｓトランジスタのゲートとを接続した第１の節点と、前
記第２のＭＯＳトランジスタのドレインと前記第１のＭ
ＯＳトランジスタのゲートとを接続した第２の節点と、
前記第１及び第２のＭＯＳトランジスタのソースと第３
のトランジスタのドレインとを接続した第３の節点とに
於けるそれぞれの容量を充電した後に、前記第１及び第
２の節点にそれぞれ信号電圧を加える信号電圧検出回路
に於いて、前記第１及び第２の節点にそれぞれドレイン
を接続した第４及び第５のＭＯＳトランジスタと該第４
及び第５のＭＯＳトランジスタのソースにそれぞれ接続
した容量とを備え、該容量の充電電圧と該容量に加える
クロック信号とによつて前記第１又は第２の節点の電位
を上昇させる構成としたことを特徴とする信号電圧検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54160153A JPS5936355B2 (ja) | 1979-12-10 | 1979-12-10 | 信号電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54160153A JPS5936355B2 (ja) | 1979-12-10 | 1979-12-10 | 信号電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683885A JPS5683885A (en) | 1981-07-08 |
| JPS5936355B2 true JPS5936355B2 (ja) | 1984-09-03 |
Family
ID=15709013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54160153A Expired JPS5936355B2 (ja) | 1979-12-10 | 1979-12-10 | 信号電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936355B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137056U (ja) * | 1985-02-15 | 1986-08-26 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975879A (en) * | 1989-07-17 | 1990-12-04 | Advanced Micro Devices, Inc. | Biasing scheme for FIFO memories |
-
1979
- 1979-12-10 JP JP54160153A patent/JPS5936355B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137056U (ja) * | 1985-02-15 | 1986-08-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683885A (en) | 1981-07-08 |
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