JPS5934759A - フアクシミリ画信号の縮小方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はファクシミリ画信号の縮小方式に関し、元の画
情報を略忠実に縮小し得る方式を提案するものである。

近年のＧ　１１１機等の高速ファクシミリ装置に於いて
は、異なる機種間の又信を可能にするために、例えば３
４判の原稿の画情報ｉＡ４判に縮小して伝送することが
要求される。

斯る画情報の縮小は主走査方向と副走査方向の両方向に
ついて必歎であり、その各々について種々の方法が既に
提案されている。そのうち特に主走査方向の縮小のみに
関して言えば、これを純回路的に行う方法は榛一般に画
イＳ号をそのＭビット毎にサンプリングして１ライン分
のビットｂｋ減少させるようにしている。

ところで、この方法について考えるに、…Ｉ述のＧＨＩ
等で採用きれている１ライン分のビット数は、８４幅で
は２０４８ビツトであり、Ａ４幅−Ｃは１７２８となり
ている。このため、８４幅の画ａ号ｉＡ４幅のそれ［ｉ
換すルＶＣは、１７２８÷２０４８＝　０．８４５７５
であるから、８４幅の画情号の各１０ビツトｉ８．４３
７５ビツトに減少きせればよい訳である。しかし、当然
のことながらピッＢｘは自然数であり、しかも縮小俵の
ビット数は上記Ａ４幅のビット数以下でなければならな
いから、結局、８４幅の画信号のビット数をπ＝工即ち
１ライン分の画（Ｎ号の各５ピツトを４ビツトＫ［！少
させれげよいことになる。従って、この場合は２［’、
！＋８　ｘ百中１６３８であるから、−ヒ述のようにサ
ンプリングして得た画信号に１７２８−１６３８＝９０
ビツトの白信号をダミーと（〜で伺加して伝送すればよ
いことになる。

このようＶＣ，ｉ：記の方法は、回路構成が簡単で安価
に実現できると云う利点があるが、その反面。

画情報に無関係なダミーピッ）　（ｌｉ’ｌＪち、前述
の９０ビツト）があるにも拘わらず、縮小比全一と比較
的太きく設定しなけノ１．げならず、従って、解像度が
太きぐ低下すると云う欠点があった。

そこで、本発明１ｌ−ｊ：ＪＩＪ［る欠点を解消すべく
なこれたものであり、以下、前述した８４幅の画信号全
Ａ４幅の画信号に変換する揚るを図示の実施例に則して
説明する菖゛ 図面に於いて、（１）は原稿読取り回路、（２）はその
出力を２値画伯号に変換する２値化回路、（３）はこの
回路からシリアルに出力される一谷１ライン分の２値画
信号を８ビツトずつパラレル背伸する的並列変換回路、
（４）はその各並夕１１８ビットの（１ｉ１信号を６ビ
ツトの並列係号Ｖて変換する第１ビツト数ｆ播ある。こ
の第１第２ビツト斂変換回路ｔ４１ｔ５１は何才１もＲ
ＯＭ等（でよって構成でき、その構成自体は本発明の教
旨に直接関係しないので調温１な１悦明ｒ省略するが、
この両回路ｔ４Ｈ５１は前記並列８ピントのうちの常に
谷定ビット金取り出さないようにすることが望せしい。

また、ｔＧＩ　（ｄ　Ｍｉｌ　Ａ　］２値２値Ｒ号ｔ　
１１ｉ、ｌ　Ｑｃ：的並列Ｓ”　４１ｉｉる第１クロッ
クパルス発生回路、ｆ７）＆Ｊそσ〕クロックパルスを
カウントするｈＶ数回路、＋８）　１７Ｊ：その計数出
力全人力とするデコーダ回路であり、この回路（８）は
上記１数出力か０〜２５５及び１７９２〜２ｏ４７の範
囲の時にローレベル出方を発生する。史に、（９）はそ
のテユＴ−ダ（ロ）路（８；の出力ＶＣ応じて前＾１シ
紀１第２ビット数変摸回路＋４１［５）の（ｆｉｌ　ｉ
か一方の出力信号を選択して４出する選択回路、ｆｌＯ
ｔ　ｔ；−１この回路（９）から導出きオ］る並列係号
ケシリアル変換する並直変換回路、（１１）はこの回路
から導出されるイハ号を順次格納して行くバッフアメセ
リ、１１２１はこのメモリへの転送を行なうためのクロ
ックパルスを発生する第２クロックパルス発生回路口３
）はファクシミリ装置の制菌を行なう制（財）回路であ
る。

次に斯る構成のファクシミリ装置の動作について説明す
る。読取９回路（１）でｆｆＡ稿の読取りが開始される
と、その出力か２値化回路（２）で２値画信号に変換さ
れて直並列変換回路（３）に転送きれる。この転送動作
は制かＪ回路０３１の１回の指示によって第１りａツク
パルス発生回路（６）からの８個のクロックパルスが出
力されることにより８ビツトずつ行りこ なわれ、それと同時上記クロックパルスは割数回路＋７
）　Ｋ入力されて計数される。

＠記音１クロック発生回路（６）は８個のパルスを出力
し終わると、その旨を示す係号を制両回路［１３１に対
して出力し、この係号を得て削出１ロ路０３）は並直変
換回路（１■に対して選択回路（９）からの信号をロー
ドする旨の信号を出力する。その隙、ｆ　８ｉ、：　選
択回路（９）は、計数［〕Ａ１（７）の割数結果か０〜
２５５又は１７９２〜２０４７の範囲の時は、前述の如
ぐデコーダ回路（８）のローレベル出力によつ゛Ｃ第ｉ
＋；／１４（！変換回路（４）の出力信号全選択し、そ
れ以外のＩｌ：ｊ　Ｉｔユデコーダ［（Ａ１路（８）の
ハイレベル出力によつ“℃第２ビット数変換回路（５）
の出力化号ｋｍ択している。従って、ＭｉＪ記的並骨俟
υ１路（３）にｚｊｌ−人σれた各８ビツトの画信号か
６ピツト又は７ビノトの係号に変換される。

次にＭｉｌ記制斜「９」路（１３１は並直変換回路（１
０）に対するロード係号の出力後直ちに第２クロックパ
ルス発生回路ｕｚに指示を与え、これによってこの回路
Ｏ４は６個又は７個のパルスを発生する。その除、６個
又は７個の何れを発生はせるかはデコーダ［Ｊ路（８）
の出力によって決１す、この出力かローレベルの時即ち
前述（〜た言１数結果か０〜２５５又は１７９２〜２０
４７の範囲の時に６個発生さね、上６１シテコーダ回路
（８）の出力がハイレベルの時即ち上８【；計装り結果
が２５６〜１７９１の範囲の時に７個発生妊ノする。

そして、このパルスによって＠ｇピ並直変換回路Ｕ■か
らの両信号がシリアルに導出されてバッファメモリーＩ
ＩＫ一旦順次格納ζね、たのち図示しない画信号符号化
回路等に送られる。

以上の動作は２値化回路（２）からの２値画信号の８ビ
ツト毎に繰り返され、これか１ライン分即ちＢｄ幅２０
，４８ビツトについて完了すると、　ｔｌ数［６＋路（
７）かクリアされて次の１ライン分の画イｔ−＋″［対
して同じ動作か行なわｆ］、、以斗、このｇＩ７Ｈ作ケ
繰り返して行く。従って、今、このようにして圧縮され
た１ライン分の両信号のビット数を考えると、７ それは２５６Ｘ−＋（＋７９１２５５）Ｘ百＋（２０４
７−１７９１）ｘ−＝１７２８ビツトになる。Ｐ！」ち
、３４幅２０、ｉ８ビットの画信号が過不足なく丁度１
７２８ビツトのＡ４幅の画信号に銃換さノしることに、
なり、しかも、有意４Ｆｆ報の多い主走合方回中央部に
対しでしＬ小をい縮小比で圧縮され、有意情報の比較的
少ない王走蒼万回両端部でｉｔ大きい縮小比で圧縮され
ている訳である。

なお、上記の実施例は縮小比を二段階に切換えて行うも
のであったが、縮小比の異なるピント数変換回路を３個
以上設けて多段階に切換えたり、１縮小単位（前記実施
例では８ビツト）を変更することも可能である。

以上の如く本発明の縮小方式に依れば、有意情報の多く
存在する主走査方向中央部では小さい縮小比を選択し、
有意情報の比較的少ない主走査方向両端部では大きい縮
小比を選択して、各１ライン分の画信号のビット数を縮
小するようにしているので、画質（Ｍ像度）を大幅に低
下きせること；＼〈所定ビット数の画信号に縮小でき、
しかも、画情報に関係のないダミー信号を（ｑ加する必
要もないので、画情報の冗長度が必要以上に増大するこ
ともない。

【図面の簡単な説明】

図面は本発明を採用したファクシミリ送信機の一実施例
を示す要部ブロック図である。 （１）・・・原稿読取り回路、（２）２値化回路、（３
）・置皿変換回路、＋４１　＋５１・・第１第２ビツト
数変換回路、ｔｅｌ　ｆ＋２）・・第１第２クロツク発
生回路、（７）・計数回路、（３）・・デコーダ１］路
、（５））・選択回１１−１曲）・並（Ｇ変換回路、１
ｌＪｌ　・バッフアメ七り、（Ｉ３１・・Ｊｒｌｌ　ｎ
ｌ−ｌ１ｌ！Ｊ路。

Claims (1)

【特許請求の範囲】
1. ＋１．ｌ　　Ｍを４１ライン分のビット数よりも充分小
   さい自然数として画信号のＭビット毎にそのビット数Ｍ
   を互いに異なる縮小比で夫々減少せしめる少なくとも２
   個のビット数変換回路（ｉｌ−設け、各１ライン分の画
   信号のうち主走査方向の端部に相当するビットに対して
   げ縮小比の大きいヒツト数変換回路を選択し、千走査方
   回の中央部に相当するビットに対しては縮小比の小さい
   ビット数変換回路を選択し、この各ビット数変換回路か
   ら選択的に導出される出力信号を合成して谷１ライン分
   の縮小画信号を得るようにしたファクシミリ画信号の縮
   小方式。