JPS5933895A - Method of forming electric circuit - Google Patents

Method of forming electric circuit

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JPS5933895A
JPS5933895A JP13300683A JP13300683A JPS5933895A JP S5933895 A JPS5933895 A JP S5933895A JP 13300683 A JP13300683 A JP 13300683A JP 13300683 A JP13300683 A JP 13300683A JP S5933895 A JPS5933895 A JP S5933895A
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JP
Japan
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layer
forming
substrate
photosensitive material
conductive
Prior art date
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JP13300683A
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Japanese (ja)
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ジヨエル・マ−チン・ポラツク
リチヤ−ド・ケラ−マン
ゲイリイ・アラン・ニ−ゼル
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Original Assignee
Xerox Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 発明の背景 本発明は一般的に高密度の、すなわち間隔の狭い導体又
はリードを持つ電気回路の製造方法に関するものである
。本発明は特に高密度回路とその相互接続部を形成する
高歩留)のバッチ製造工程に関するものでアシ、相互接
続部が従来のボンディング法と一緒に用いるのに容易に
適合すること全意図している。
DETAILED DESCRIPTION OF THE INVENTION BACKGROUND OF THE INVENTION The present invention relates generally to methods of manufacturing electrical circuits having high density or closely spaced conductors or leads. The present invention relates particularly to high-yield batch manufacturing processes for forming high-density circuits and their interconnects, and it is entirely intended that the interconnects be readily adapted for use with conventional bonding methods. ing.

電子回路内のある点を他の点と電気的に接続するには多
くの手段によシかつ広範囲の密度で可能である。マイク
ロエレクトロニクス技術におけるこれらの電気的相互接
続法には点間ワイヤリング、伝統的な(最近変シつつあ
る)印刷回路板、厚膜及び薄膜のハイブリッド回路、冗
長性及び非冗長性のエジストマ導体、チップ状態で実施
さ扛るマスク合わせ全極化パターン等がある。集積回路
と他の電子装置が1すます複雑になっていく甲で、ます
1す高密度で導体パターンを相互接続する必要が生じて
きた。この目的km足させるには前述の技術全せい一杯
駆使するかまたはそ扛以上のものが必要でおる。興に高
分解能の、すなわち細線構造を実現しJ:うとすると、
密集した導体を他のシステム部品、例えば周辺の駆動回
路と電気的に相互接続する手段を画業的に供給可能にす
るという問題が必然的に付随して起こってくる。
Electrical connection of one point to another in an electronic circuit is possible by many means and in a wide range of densities. These electrical interconnection methods in microelectronics technology include point-to-point wiring, traditional (and recently evolving) printed circuit boards, thick- and thin-film hybrid circuits, redundant and non-redundant elastomer conductors, and chips. There are mask alignment all-polarized patterns that are carried out in the state. The increasing complexity of integrated circuits and other electronic devices has created a need to interconnect conductor patterns at ever higher densities. In order to achieve this target km, it is necessary to make full use of all of the above-mentioned techniques or to do something more than that. When we try to achieve high resolution, that is, a thin line structure,
An attendant problem necessarily arises of providing a means to electrically interconnect the dense conductors with other system components, such as peripheral drive circuitry.

高密度電気的相互接続の問題は特に「イメージバーJ 
(image bar )としてまとめて知られている
印写技術の分野で特に起きている。ここで用いる「イメ
ージバー」とはデータ組を「ハードコピー」、すなわち
一般的には紙の上に対応する記号の組として変換する装
置を意味する。紙は究極的に変換さnたデータ組の受容
体であるが、印写工程は必らずしも直接的でなくともよ
い。すなわち中間受容体の形をとる多くのイメージ/プ
リントバーがある。この術語は書き込み素子(変換器)
プレイが一頁幅線の画素(ビクセル)を書き込むという
すべての形のプリントバーをも含む。印写される媒体が
通常バーを通過すると、−頁全部が書き込まれる。この
とき変換器は入力データの流れの方向に従って選択的に
駆動される。このデータの流れは例えばコンピュータ、
ワードプロセッサ、マスク入力スキャナ、又は読J4!
2シバー等から発生する。「読取りバー」とは可視画像
をとらえてそれを表わす電子データ組に変換することの
できる装置を意味する。読取りバーの一例として印刷さ
れた情報を電気的に「読取るJCCDスキャナアレイが
ある。システム的な意味ではこれらの装置はイメージバ
ーに補足的なものである。しかし相互接続の見地からは
ここで述べること特に本発明の技術は読取りバーにも適
用される。
The problem of high-density electrical interconnection is particularly
This particularly occurs in the field of printing technology, collectively known as image bars. As used herein, "image bar" refers to a device that converts a data set into a "hard copy", ie, a corresponding set of symbols, typically on paper. Although paper is the ultimate receptor for the transformed data set, the printing process need not be straightforward. That is, there are many image/print bars in the form of intermediate receptors. This term is writing element (transducer)
It also includes all forms of printbars in which the play writes pixels (pixels) of a page-width line. When the media to be printed passes the normal bar, -a full page is written. The transducer is then selectively driven according to the direction of input data flow. For example, this data flow is carried out by a computer,
Word processor, mask input scanner, or reading J4!
It occurs from 2shivers etc. "Read bar" means a device capable of capturing a visible image and converting it into an electronic data set representing it. An example of a reading bar is a JCCD scanner array that electronically reads printed information. In a system sense, these devices are complementary to the image bar; however, from an interconnection standpoint they are described here. In particular, the technique of the invention also applies to read bars.

イメージバーを用いて記録工程が直接的又間接的に実行
される。直接的にとは例えば電荷を処理された絶縁性受
容体(例えば紙)に与える気体放電エレクトログラフィ
があり、間接的にとは例えば中間受容体に画像を形成し
て次いでこの画像を現像して紙に転写する方法かめる。
The recording process is carried out directly or indirectly using the image bar. Directly includes, for example, gas discharge electrography in which a charge is applied to a treated insulating receptor (e.g. paper), and indirectly includes, for example, by forming an image on an intermediate receptor and then developing this image. How to transfer onto paper.

直接印写法としてまた部分的幅又は全幅のインクシェツ
トアレイを挙げる。間接法としてまた発光ダイオードア
レイ、液晶光弁アレイ、薄膜磁気ヘンドアレイ、6mの
エレクトロルミネンセンスアレイを挙げる。
Direct printing methods also include partial width or full width inksheet arrays. Indirect methods also include light emitting diode arrays, liquid crystal light valve arrays, thin film magnetic hand arrays, and 6m electroluminescence arrays.

必要な変換器の密度はもちろんプリントの稚類(例えば
特殊なフォント、図形等)と所望の分解能による。高分
解能を達成するには、イメージ素子が200〜600累
子/インチ(約8〜24素子/1lTrl)の寸法間隔
でもって一列に韮ぷことがすべてのイメージバー技術に
共通に必要である。中位の400素子/インチ(約16
素子/mm)(または10イ/テ(254mm)のバー
当シ約4000素子)をと91簡略化のたみに素子の大
きさと間隔とを同じと仮定すると、相互接続の問題は1
.25ミル(0,00125インチ即ち約60μm)の
線の導体パターンを1.25ミル(30μm)間隔でつ
くって相互接続するということに等しい。勿論この分析
は各変換器が自分自身の駆動回路すなわちスイッチによ
り制御されなければならないという仮定に基づいて行な
っている。ここでスイッチは印写するのに適当な電流又
は電圧を供給するものである。変換器と駆動回路を多重
化可能な場合には相互接続の要求はさほど切迫していな
い。しかしこの場合でさえも、従来の方法では相互接続
問題は容易に又は経街的に解決することができない。史
に、変換器と駆動回路が1対1の場合も多重構造の場合
も共にきわめて大きい「ファンアウト」を持たせずに夫
々の駆動回路に駆動線を接続するという困難さをかかえ
ている。
The required transducer density will of course depend on the type of print (eg, special fonts, graphics, etc.) and the desired resolution. To achieve high resolution, it is common to all image bar technologies that the image elements be arranged in a row with a size spacing of 200-600 elements/inch (approximately 8-24 elements/1Trl). Medium 400 elements/inch (approximately 16
(or about 4,000 elements per 10 I/te (254 mm) bar).91 Assuming the same element size and spacing for simplification, the interconnection problem is reduced to 1.
.. This is equivalent to interconnecting a conductor pattern of 25 mils (0.00125 inches or approximately 60 .mu.m) with 1.25 mil (30 .mu.m) spacing. Of course, this analysis is based on the assumption that each transducer must be controlled by its own drive circuit or switch. Here, the switch supplies the appropriate current or voltage for printing. Interconnection requirements are less pressing when converters and drive circuits can be multiplexed. However, even in this case, the interconnection problem cannot be solved easily or economically using conventional methods. Historically, both one-to-one converter and drive circuit configurations as well as multiplex configurations have encountered the difficulty of connecting drive lines to their respective drive circuits without significant "fan-out."

したがって、間隔の接近した導体を相互接続するという
銖題のきびしさを軽減する必要がある。
Therefore, there is a need to reduce the severity of the problem of interconnecting closely spaced conductors.

更に、高密度電気回路アレイとそれに付随する相互接続
部をパッケージして機械的に支持する新しい製造方法が
必要である。駆動回路と補助装置への接続とを含む完全
な製造システムが例えばイメージバーをつくる際のレジ
ストの通常の処理とそれに続く工程に対して充分機械的
な一体性を持つようにしなければならない。
Additionally, new manufacturing methods are needed to package and mechanically support high-density electrical circuit arrays and their associated interconnects. The complete manufacturing system, including drive circuitry and connections to auxiliary equipment, must have sufficient mechanical integrity for normal processing of the resist and subsequent steps in making image bars, for example.

発明の要約 本発明によれば、高密度導電性回路パターンと、それえ
の電気的な相互接続部を形成する方法が提供される。特
に高密度導体とそれえの個々の相互接続部を形成し、相
互接続部は二次元(面積)アレイ状に配置されて現存す
る相互接続技術に適合する結合点をつくる方法が提供さ
れる。
SUMMARY OF THE INVENTION In accordance with the present invention, a method of forming high density conductive circuit patterns and electrical interconnections thereon is provided. In particular, a method is provided for forming high density conductors and their individual interconnects, where the interconnects are arranged in a two-dimensional (area) array to create bond points compatible with existing interconnect technology.

まず最初の工程で、4電性基板の平滑面上に一様な厚さ
の感光性材料の薄膜層を形成する。それから感光性材P
lニアオドリングラフ法で処理してパターンを形成し、
基板の平滑面の選択した部分ヲ露出する。それから基板
の露出した部分を電気メッキして所望の導電性回路パタ
ーンを形成する。
The first step is to form a thin layer of photosensitive material of uniform thickness on the smooth surface of a tetraelectric substrate. Then photosensitive material P
A pattern is formed by processing using the near-odlin graph method,
A selected portion of the smooth surface of the substrate is exposed. The exposed portions of the substrate are then electroplated to form the desired conductive circuit pattern.

それからこの回路パターンを絶縁材料層でおおう。This circuit pattern is then covered with a layer of insulating material.

その後、絶縁性材料層をつき抜ける径路を形成して、下
の導電性回路パターンを露出する。、径路はめらかしめ
定めた二次元アレイ内でお互いに離れており、隣接径路
間の間隔は下層の回路にある隣接導体間間隔よシも広い
。次に、多層の基板をメッキ浴に浸して、谷径路を介し
て電気メッキして絶縁層を所望の厚さでおおい、導電性
回路への盛上ったきのこ状の盛p上がり相互接続部を形
成する。最後に、盛シ上り表面に絶縁性材料から成る付
加層を加えて、全構造物’imm的に支持すると共に相
互接続部間の電気的絶縁を保つ。必須ではないけれども
、盛シ上り相互接続部の最上部を除去してフラットポン
ディングパッドをつくってもよい。この場合盛υ上が9
相互接続部の厚さ、すなわち高さよシも厚く絶縁性拐科
の最終層を加えるのが好ましい。その後、相互接続部と
かぶさっている絶縁層とを共に除去して、実質的な平面
をつくり、この平面内でフラットボンディングを行なう
A path is then formed through the layer of insulating material to expose the underlying conductive circuit pattern. , the paths are spaced apart from each other in a smooth, defined two-dimensional array, and the spacing between adjacent paths is greater than the spacing between adjacent conductors in the underlying circuitry. The multilayer board is then immersed in a plating bath and electroplated through the valley paths to cover the insulating layer to the desired thickness and form the raised mushroom interconnects to the conductive circuit. form. Finally, an additional layer of insulating material is added to the raised surface to provide mechanical support for the entire structure and maintain electrical isolation between interconnects. Although not required, the top of the raised interconnect may be removed to create a flat bonding pad. In this case, the height is 9
Preferably, the thickness, or height, of the interconnect is increased and a final layer of insulating material is added. Thereafter, both the interconnects and the overlying insulating layer are removed to create a substantially flat surface in which flat bonding is performed.

前述の方法の代わシに、導電性回路パターンをつくるの
に、二段階電気メツキ法を用いる。この工程では、第1
の導電性材料を感光性材料のパターン化層と同じ厚さに
メッキする。それから第1の導電性材料から成る電気メ
ツキパターンの上に第2の導電性材料をメッキして所望
のffi度の回路をつくる。それから、第2の導電性材
料に関して第1の導電性材料を選択的にエツチングして
、形成した回路を導電性基板から分離する。
As an alternative to the previously described method, a two-step electroplating process is used to create the conductive circuit pattern. In this process, the first
conductive material to the same thickness as the patterned layer of photosensitive material. A second conductive material is then plated over the electroplated pattern of the first conductive material to create a circuit of desired ffi degree. The first conductive material is then etched selectively with respect to the second conductive material to separate the formed circuit from the conductive substrate.

更に他の方法では、感光性材料のパターン化層を介して
導電性基板に電鋳(electroforming )
にて導電性回路パターンをつくる。上述の方法と類似の
方法で、形成した径路を介して電気メツキ全行なって感
光性材料をおおい、盛上った部分の相互接続部を形成す
る。しかしこの方法では電鋳を採用するので、形成した
回路を導電性基板から機械的に分離することができる。
Yet another method involves electroforming a conductive substrate through a patterned layer of photosensitive material.
Create a conductive circuit pattern. In a manner similar to that described above, the photosensitive material is overlaid by electroplating through the paths formed to form the interconnections of the raised portions. However, since this method employs electroforming, the formed circuit can be mechanically separated from the conductive substrate.

実施例 第1図に本発明による好ましい回路製造方法を示す。ま
ず最初に適当な導電性基板10を用意する。基板10に
は広範囲の材料が利用できるが、特に黄銅板がすぐれて
いることがわかった。後工程中寸法的な安定性を確保す
るためにこの2#;電性基板10は!4当な厚さを持た
なければならないことは当業者に明らかであろう。基板
10の上表面12を研磨して超平滑面に仕上げる。[超
平滑卸とは処理された基板10の上表面12がおよそ2
マイクロインチ(2X 10−’インチー5.08X1
0”−5ni) RM Sの仕上げ面であることを意味
する。この定義は問題にしている表面全体では仕上は而
が平均2マイクロインチ(5−08X 10 ”mm)
の変動が必ることを表わす技術用語として理解されよう
。概ね2マイクロインチ(5,08X10−5mm)の
表面仕上げが好ましいが、2〜10マイクロインチ(5
,08X 10−5mm〜2−54 X 10−’nv
n)の範囲の表面仕上げでも光分であることがわかった
。このような表面仕上げは例えばダイヤモンドフライカ
ッティングのようなこの技術分野で知られている適当な
手段によカ行なわれる。この表面仕上げ工程はこれから
述べる細線導電性表面パターンのメッキを一様に再生産
可能にするのに重要な工程であることを銘記されたい。
Embodiment FIG. 1 shows a preferred method of manufacturing a circuit according to the present invention. First, a suitable conductive substrate 10 is prepared. Although a wide range of materials can be used for the substrate 10, a brass plate has been found to be particularly suitable. This 2# conductive substrate 10 is used to ensure dimensional stability during post-processing! It will be clear to those skilled in the art that it must have a thickness of about 4. The upper surface 12 of the substrate 10 is polished to an ultra-smooth surface. [Ultra-smooth surface means that the upper surface 12 of the processed substrate 10 is approximately 2
Micro inch (2X 10-' inch - 5.08X1
0"-5ni) RM S finish. This definition means that the finish is on average 2 microinches (5-08X 10"mm) over the entire surface in question.
It can be understood as a technical term indicating that fluctuations in the amount of water are inevitable. A surface finish of approximately 2 microinches (5.08 x 10-5 mm) is preferred, but between 2 and 10 microinches (5.08
,08X 10-5mm~2-54X 10-'nv
It was found that surface finishes in the range n) were also light. Such surface finishing may be accomplished by any suitable means known in the art, such as diamond fly cutting. It should be noted that this surface finishing step is an important step in making the plating of the fine line conductive surface pattern described below uniformly reproducible.

それから基板10の処理された光面12に一様な感光性
材料の薄膜層を付加する。この厚さはピンホールのない
連続コーティングが確実に行なわれるに光分な厚さとい
う条件の下でできるたけ薄い方が好ましい。この層の厚
さは一般的に1〜15μmの範囲が望ましい。
A uniform thin film layer of photosensitive material is then applied to the treated optical surface 12 of the substrate 10. It is preferable that this thickness be as thin as possible under the condition that the thickness is just enough to ensure continuous coating without pinholes. The thickness of this layer is generally preferably in the range of 1 to 15 μm.

ここで用いられる「感光性材料」という術語は露光され
た領域が処理されて露光されない領域は処理されない(
又はその逆)ように光又は他の放射に感応する連続膜を
形成する能力のある材料を意味する。処理とは一般的に
選択的に溶解させる溶剤を用いた処理のことで必る。こ
の種の材料は高分WI能パターン(線や点など)を形成
するために制御された一様な厚さを持つ薄膜層に付加さ
れるという条件の下で、前述の定義に合う適当な拐科が
ここで説明する工程に用いられる。既知のフォトレゾス
トはこの材料の範囲に含壕れておシ、ここで述べる工程
に便用される好ましい感光性材料である。シソプレイ(
5hipley ) AZ1350Jは非常によく適し
ていることがわかっているフォトレゾストの一例である
。デイレゾコーティング、スジレイコーティング、スピ
ンコーティング等のような適当な手段によシ通常の?シ
方でこの種のレジストから成る一様な薄膜層が形成され
る。リストン(Rlston) (Flj、■、デュポ
ンドネモー社の商標)のような積層フォトポリマレジス
トは特に不適であることがわかった。なぜならば充分薄
い膜、即ち大きい現像縦横比が得られないからである。
As used herein, the term "photosensitive material" means that the exposed areas are processed and the unexposed areas are not processed (
refers to a material capable of forming a continuous film that is sensitive to light or other radiation (or vice versa). Treatment generally involves treatment using a solvent that selectively dissolves. This type of material can be applied to any suitable material meeting the above definition, provided that it is applied in a thin film layer with a controlled uniform thickness to form a high-intensity WI pattern (such as a line or dot). Physiophyllinaceae is used in the process described here. Known photoresists are included within this range of materials and are the preferred photosensitive materials useful in the process described herein. Shiso play (
5hipley) AZ1350J is an example of a photoresist that has proven to be very well suited. Ordinary methods such as day-resolution coating, streak-ray coating, spin coating, etc. On the other hand, a uniform thin film layer of this type of resist is formed. Laminated photopolymer resists such as Rlston (Flj, ■, trademark of DuPont Nemaux & Co.) have been found to be particularly unsuitable. This is because a sufficiently thin film, that is, a large development aspect ratio cannot be obtained.

しかしこのことは今後技術的に改良されて本文で必要と
する分解能を持つ硬いフォトレジスト膜がつくられる可
能性を否定するものではない。この種のものが開発され
たら本発明の範囲に含まれることは勿論である。
However, this does not negate the possibility that technological improvements will be made in the future to create a hard photoresist film with the resolution required in this paper. Of course, if something of this kind were developed, it would fall within the scope of the present invention.

使用したレジストと適合した従来の技術を用いて所望の
導体(回路)パターンをフォトリングラフィ法によりレ
ジスト層に形成する。露光、現像等の各種技術は当業者
に周知であるので、ここでは詳細に説明しない。このフ
ォトリソグラフィ処理を行なうと、第1a図に示す構造
のものが得られる。
A desired conductor (circuit) pattern is formed in the resist layer by photolithography using conventional techniques compatible with the resist used. Various techniques such as exposure, development, etc. are well known to those skilled in the art and will not be described in detail here. After this photolithography process, the structure shown in FIG. 1a is obtained.

説明を簡単明瞭にするために、マスクパターンを形成す
るレジスト線14をくり返しパターンで示しである。こ
のマスクパターンは基板10の平滑面12を部分的に選
択露出するものであり、その部分に後でメッキして所望
の導電性回路パターン]ン を形成する。本発明の工程は接近配置されたリードとそ
の相互接続とを形成するのに特にすぐれているので、露
出パターンは細線導体アレイにすることができる。他の
応用では、露出パターンはバスパー又は個々の記録スタ
イラス(エレクトログラフィ用)のような種々の形状に
できよう。
For simplicity and clarity of explanation, the resist lines 14 forming the mask pattern are shown in a repeating pattern. This mask pattern selectively exposes a portion of the smooth surface 12 of the substrate 10, and that portion is later plated to form a desired conductive circuit pattern. The process of the present invention is particularly suited for forming closely spaced leads and their interconnects so that the exposed pattern can be an array of fine wire conductors. In other applications, the exposure pattern could be of various shapes, such as buspars or individual recording styli (for electrography).

次に第1a図のパターン化された構造のものをメッキ浴
、すなわち液に入れる。この液は基板10を電気メッキ
するための導電性材料に適するように選ぶ。導電性材料
としてはニッケルが好ましいので、光沢硫酸ニッケル又
は他の光沢ニッケルメッキ浴のような適当なニッケル浴
を用いる。
The patterned structure of Figure 1a is then placed in a plating bath. The liquid is selected to be suitable for the conductive material for electroplating the substrate 10. Since nickel is preferred as the conductive material, a suitable nickel bath is used, such as bright nickel sulfate or other bright nickel plating bath.

ニッケルメッキが黄銅の基板10とレジス)114とを
おおって付着して、第1b図に示すように断面がきのこ
状の導体、すなわちバスパー18を形成するようにメッ
キ工程を制御する。この導体メッキ工程の特に好ましい
他の例を第6図に示す。この実施例では、メッキバスパ
ーを形成するのに2種類の導電性材料を用いる。第6図
ではレジスト線64と基板60とが夫々第1図の素子1
4と10に対応する。マスクされた基板に最初にパター
ン化されたレジスト層と同じ厚さに第1の導電性材料の
「線」62をメッキする。すなわち線62の高さはレジ
スト線64の上表面と同じにする。
The plating process is controlled such that nickel plating is deposited over the brass substrate 10 and the resist 114 to form a conductor or busper 18 having a mushroom-shaped cross section as shown in FIG. 1b. Another particularly preferred example of this conductor plating process is shown in FIG. In this example, two types of conductive materials are used to form the plated buspar. In FIG. 6, the resist line 64 and the substrate 60 are connected to the element 1 of FIG.
Corresponds to 4 and 10. The masked substrate is plated with a first conductive material "line" 62 to the same thickness as the resist layer originally patterned. That is, the height of the line 62 is made the same as the upper surface of the resist line 64.

このメッキはもぢろん第1の導電性材料用の適当なメッ
キ浴で行なう。それから部分的にメッキされたアセンブ
リを新しい浴に浸して第1の導電性材料に第2の導電性
材料をメッキして大きいバスパー66をつくる(バスバ
ー66は最初にメッキした導体線62よりは大きい)。
This plating is of course carried out in a suitable plating bath for the first conductive material. The partially plated assembly is then immersed in a new bath to plate the first conductive material with a second conductive material to create larger busbars 66 (busbars 66 are larger than the originally plated conductor wires 62). ).

第1の導電性材料(すなわち導体線62)としては銅が
、第2の導電性材料(すなわちバスパー66)としては
ニッケルを選ぶのが好ましい。この二工程メッキ法が好
ましいのは、全工程が完了したときに銅線62をニッケ
ルバスバー66に関して選択的にエツチングすることに
より、バスパー66に沿って平滑な「フラットボトム」
フレキシブル回路が得られるからである。
Preferably, copper is selected as the first electrically conductive material (ie, conductor wire 62) and nickel is selected as the second electrically conductive material (ie, buspar 66). This two-step plating process is preferred by selectively etching the copper wire 62 with respect to the nickel busbar 66 when the entire process is complete, thereby creating a smooth "flat bottom" along the busbar 66.
This is because a flexible circuit can be obtained.

メッキバスバー18のアレイを形成した後、アセンブリ
に絶縁材料層11をコーティングする。
After forming the array of plated busbars 18, the assembly is coated with a layer of insulating material 11.

層11は0.0005〜0.002インチ(0,012
7〜D。0508mm)の範囲の厚さのレジスト厚膜を
付加するのが好ましい。しかしパターン化可能な任意の
ポリマを層11として用いてもよい。第1c図に示すよ
うに、絶縁層11をパターン化して(例えば層11がレ
ジストから成るときはフォトリングラフィ法による)、
処理してバスパー18への径路13を形成する。本発明
の重要な一面であるが、径路13のパターンはバスパー
18の相互接続点を二次元空間に効果的に拡けるように
選ぶ。このことは第2図に更に詳細に示しである。第2
図では隣接パスバー18aと18bに太夫径路13aと
13bとが互い違いに離れて設けである。このような配
置になっていると、高密度な一次元の相互接続問題が、
低密度の達成しやすい二次元アレイにより解決されるこ
とが理解されよう。径路と次工程の接点バンプ(後で詳
述する)には広範囲のパターンを採用することができる
Layer 11 is 0.0005 to 0.002 inches (0.012
7~D. Preferably, a thick resist film is applied with a thickness in the range of 0.0508 mm). However, any patternable polymer may be used as layer 11. As shown in FIG. 1c, the insulating layer 11 is patterned (e.g. by photolithography when layer 11 consists of resist);
The path 13 to the bus spar 18 is formed by processing. An important aspect of the invention is that the pattern of paths 13 is selected to effectively spread the interconnection points of bussers 18 into two-dimensional space. This is shown in more detail in FIG. Second
In the figure, adjacent pass bars 18a and 18b are provided with Tayu paths 13a and 13b alternately spaced apart from each other. With such an arrangement, the dense one-dimensional interconnection problem becomes
It will be appreciated that the solution is a low density, easily achievable two-dimensional array. A wide range of patterns can be employed for the paths and next step contact bumps (described in detail below).

バスパーの間隔と数や、接点バンプから補助装置等へ相
互接続する手段と方法などを含む多くの要素により、構
造が選択、決定されることになる。
The choice of structure will be determined by many factors, including the spacing and number of buspars, the means and method of interconnection from the contact bumps to auxiliary devices, etc.

5 第4図に示した例では径路(接点バンプ)が充満二次元
アレイになっている。この図は説明のために簡略にしで
ある。第2図を参照すると、この充満了レイの相互接続
構造の木端の姿が正確に示しである。第4図では、隣接
パスパー41a。
5 In the example shown in FIG. 4, the paths (contact bumps) are a filled two-dimensional array. This figure is simplified for illustrative purposes. Referring to FIG. 2, the end view of this filled lay interconnect structure is precisely shown. In FIG. 4, the adjacent passper 41a.

41b+41Cj411が夫々互い違いの相互接続部4
2a142b1420j42clを有している。この互
い違いのパターンはくシ返されて第4図に示すように残
りのバスパーに必要な相互接続部となり、二次元の「充
満」パターンを形成している。逆流ハンダ付は又はエジ
ストマ接続のような通常の相互接続技術に適するように
、相互接続バンプ42a 942b e 420 t 
42d等の寸法と間隔とがとられていることは勿論であ
る。
41b+41Cj411 are alternate interconnection parts 4
It has 2a142b1420j42cl. This staggered pattern is folded back to provide the necessary interconnections for the remaining buspars as shown in FIG. 4, forming a two-dimensional "fill" pattern. The interconnect bumps 42a 942b e 420t are suitable for backflow soldering or conventional interconnection techniques such as elastomer connections.
Of course, dimensions and intervals such as 42d are taken.

第5図に更に他の構造を示す。この図では径路と相互接
続部とが周囲アレイ状になっている。第4図の充満アレ
イ構造のように、隣接パスパー(相互接続用)間の間隔
が拡がっており、テンプ54上の接点パッド56との相
互接続が従来のワイヤボンド58を用いて容易に行なえ
るような効 6 果をもつように周囲即ちバンプ50のパターンがつくら
れている。第4図と第5図の例の他に多くの他のパター
ンや相互接続技術を用いることもできる。
FIG. 5 shows yet another structure. In this figure, the paths and interconnects are shown in a circumferential array. As with the filled array structure of FIG. 4, the spacing between adjacent passpers (interconnects) is increased to facilitate interconnection with contact pads 56 on balance 54 using conventional wire bonds 58. The pattern of the periphery or bumps 50 is created to have the following effect. Many other patterns and interconnection techniques may be used in addition to the examples of FIGS. 4 and 5.

径路を形成、した後、アセンブリffi再び適当な浴に
浸してメッキを行ない、バスパー18への相互接続部を
形成する。この工程では第1d図に示すように各径路1
3を通じて電気メッキを行ない絶縁層11をおおう盛上
ったバンプ相互接続部15を形成する。このようにして
つくられたバンプ相互接続部15は大きく(バスパー1
8と比較して)、丸いきのこ形をしておシ、第2図にも
つと明らかに示すように対称形を呈している。
After the paths are formed, the assembly ffi is again immersed in a suitable bath and plated to form interconnections to the buspar 18. In this process, each path 1 is
3 to form a raised bump interconnect 15 over the insulating layer 11. The bump interconnections 15 made in this way are large (buspar 1
8), it has a round, mushroom-shaped shape, and exhibits a symmetrical shape, as clearly shown in Figure 2.

その後で、絶縁材料から成るカプセル層17を加えて、
盛上った相互接続部15間を電気的に絶縁すると共に、
機械的に一体構造化する。好ましくは、絶縁材料層17
は液体エポキシのようなポリマ材料から成る。このエポ
キシを厚く(10ミル−0,254mm以上)コーティ
ングして、硬化させることができる。エポキシ層17は
相互接続部15の上側部分全露出するような厚さにコー
ティングすることもできる(第1e図に示すような完全
なカプセルとは違って)。これらの露出された接点バン
プの部分はそれから付属する電子装置へ接続するだめの
接点となろう。しかし第1e図に示すように接点バンプ
15を完全にコーティングする方が特に有利である。こ
の工程の次に、例えば研磨又はプラズマエツチングによ
シカプセルボリマ層17の一部と相互接続部15の一部
とを共に除去して、笑質的に平坦な表面に並んだフラッ
トポンディングパッドをつくる。これは第1f図に示す
が、図ではフラットポンディングパッドに4電性材料、
例えば金フラッシング、19を加える付加的(かつ任意
選択性の)工程も示しである。
After that, an encapsulant layer 17 of insulating material is added,
While electrically insulating between the raised interconnection parts 15,
Mechanically integrated structure. Preferably, the insulating material layer 17
consists of a polymeric material such as liquid epoxy. This epoxy can be coated thickly (10 mils - 0.254 mm or more) and cured. The epoxy layer 17 can also be coated to a thickness such that the entire upper portion of the interconnect 15 is exposed (as opposed to a complete encapsulation as shown in FIG. 1e). These exposed contact bump portions would then provide contacts for connection to the attached electronics. However, it is particularly advantageous to completely coat the contact bumps 15, as shown in FIG. 1e. This step is followed by removing a portion of the capsular polymer layer 17 and a portion of the interconnect 15, for example by polishing or plasma etching, to create a flat bonding pad that is aligned with a substantially flat surface. . This is shown in Figure 1f, which shows a flat bonding pad with a four-conductor material.
Additional (and optional) steps for adding gold flashing, 19, for example, are also shown.

最終工程として、完成した回路を基板10から分離する
。第6図で説明したように、好ましい実施例では、適癌
な溶剤の中で、ニッケルバスバー66に関して銅導体線
62を選択的にエツチングすることにより、このことを
行なう。
As a final step, the completed circuit is separated from the substrate 10. In the preferred embodiment, this is accomplished by selectively etching the copper conductor lines 62 with respect to the nickel busbars 66 in a suitable solvent, as described in FIG.

上述の目的は高密度電子回路とそれに付随する Q 相互接続部全提供することであった。発明のこの点にし
たがえば、およそ400線/インチ(15,7線/ m
m )という寸法間隔を有する細線導体をつくることが
特に望捷しい。この密度はここで述べる工程により可能
であって、第1図の個々のバスバー18の間隔が中心間
2.5ミル(63,5μm)となろう。それからきのこ
形の相互接続部157il−中心間60ミルC0,76
2rr1m)に形成して直径をおよそ15ミル(0,3
81mm)に成長させることになろう(およそ10ミル
−〇、254nmの直径をもつフラットポンディングパ
ッドができる)。これらの達成可能なポンディングパッ
ドの間隔は従来の相互接続技術に適合しているので、補
助的電子装置と容易に接続することが可能となる。
The above objective was to provide a complete set of high density electronic circuits and associated Q interconnects. According to this aspect of the invention, approximately 400 lines/inch (15,7 lines/m
It is particularly desirable to make thin wire conductors with a dimensional spacing of 1 m ). This density is possible with the process described herein and would result in the individual busbars 18 of FIG. 1 being spaced 2.5 mils (63.5 μm) center to center. Then mushroom-shaped interconnect 157il - center to center 60 mil C0,76
2rr1m) with a diameter of approximately 15 mils (0,3
81 mm) (approximately 10 mil-0, resulting in a flat bonding pad with a diameter of 254 nm). These achievable bonding pad spacings are compatible with conventional interconnect technology, allowing for easy connection with auxiliary electronic devices.

別の製造工程を第7図に示す。先に簡単に触れたように
、この工程では導電性基板に高密度回路パターンを描く
のに電鋳法(電気メッキに対して)を用いる。写真製作
ならびに特にメッキ工程をよく知っている者なら電鋳に
よってつくられた導体パターンは比較的容易に一時的な
導電性支持体か n らはがす(すなわち機械的に分離する)ことができるこ
とを理解されよう。第7図に示した方法はこの点におい
て第1図の工程及び第6図の変形例とは明確に区別され
る。第1図及び第6図では支持体から完成した回路を分
離するのに化学的分離すなわちエツチング工程が必要で
ある。
Another manufacturing process is shown in FIG. As briefly mentioned earlier, this process uses electroforming (as opposed to electroplating) to create dense circuit patterns on conductive substrates. Those familiar with photographic production, and particularly plating processes, will understand that conductive patterns created by electroforming can be peeled off (i.e., mechanically separated) from the temporary conductive support with relative ease. It will be. The method shown in FIG. 7 is clearly distinguished from the process of FIG. 1 and the variant of FIG. 6 in this respect. In FIGS. 1 and 6, a chemical separation or etching step is required to separate the completed circuit from the support.

第7図では別の工程に従って回路をつくる工程をいくつ
か示しである。導電性基板70すなわち心金の上に導電
性バスバー72すなわちスタイラスのアレイが、例えば
エポキシを硬化させた絶縁性の整形コーティング74で
つつ唸れている。このつつまれた細線回路パターンを形
成するには、まず電鋳用に導電性基板70を用意する。
FIG. 7 shows several steps in making a circuit according to different steps. On a conductive substrate 70 or mandrel is an array of conductive busbars 72 or styli coated with an insulating shaped coating 74, such as hardened epoxy. In order to form this wrapped thin line circuit pattern, first, a conductive substrate 70 is prepared for electroforming.

前述の工程と同様、まず基板を用意することが本発明の
必須要件である。また前述の工程でもそうであったが1
.この場合も基板70を超平滑面に仕上けることが必要
でβす、そうすることにより次の工程でバスパー72(
及び第1図のメンキバスバー18)を綾状でなく薄層状
につくることができる。
As with the above steps, it is an essential requirement of the present invention to first prepare a substrate. Also, as in the process mentioned above, 1
.. In this case as well, it is necessary to finish the substrate 70 with an ultra-smooth surface.
Also, the bus bar 18) shown in FIG. 1 can be formed not in a twilled shape but in a thin layered shape.

薄層状に成長させることにより一様なバスパーが U つくられ、次工程で盛上ったバンプ相互接続部を精密に
形成する基礎となる。導電性基板70はよく考えて選択
すべきである。選択の範囲には黄銅、銅、ガラス上のク
ロム又はステンレス鋼のような通常の電鋳又はメッキ心
金を含む。黄銅又は銅を便りとスタイラスアレイから心
金を除去するのにエツチング液を便り。他方ガラス上の
クロム又はステンレス鋼のいずれかを便うと、心金から
アレイを機械的にはがすことができる。機械的にはがす
方が好ましいので、ここでは後者の型の心金が好ましい
。機械的にはがすことができる心金に一般的に必要なこ
とは導電性材料(金属)がおよそ2〜10マイクロイン
チ(5,08X10−5〜2.54X 10−’mm 
) EM Sの仕上面に磨けることである。
The thin layer growth creates a uniform buspar that provides the basis for the precise formation of raised bump interconnects in the next step. The conductive substrate 70 should be chosen with care. The range of choices includes conventional electroformed or plated mandrels such as brass, copper, chrome on glass or stainless steel. Clean the brass or copper and use an etching solution to remove the mandrel from the stylus array. On the other hand, with either chrome on glass or stainless steel, the array can be mechanically stripped from the mandrel. Since mechanical peeling is preferred, the latter type of mandrel is preferred here. A mechanically removable mandrel generally requires approximately 2 to 10 microinches of conductive material (metal).
) It is possible to polish the finished surface of EMS.

このような基板TOに最初にレジストのような適癌な感
光性材PIを加える。それから所望のスタイラスアレイ
のパターン化に用いる適描なアートワークを用意して、
レジスト層をはぐのに用いる。
First, a suitable photosensitive material PI such as a resist is added to such a substrate TO. Then prepare suitable artwork for patterning the desired stylus array.
Used to peel off the resist layer.

従来の方法で現像と処理を行なってアートワークパター
ンをレゾストに移す。それからパターン化されたレジス
トマスクを用いて基板70にスタイラスアレイ72を電
鋳する。再び従来の技術を用いて残りのレジストに除去
し、心金上にスタイラス72を残す。それからこのアレ
イ全灯1しくは液体エポキシから成る絶縁材料で整形コ
ーティングする。エポキシ全硬化させて整形コーティン
グ14をつくる。上述の如く、比較的厚<(10ミル−
0,254mm以上)エポキシをコーティングすると、
導体アレイの機械的支持体となシ、レジストの通常の取
扱いと次工程の材料の付加と硬化の際に必要な機械的な
結合度を保ってくれる。エポキシ、触媒、硬化サイクル
をi尚に選択することにより、寸法変化を制御する。更
に、エポキシの硬化はかさばらない凝縮性化学反応であ
るから、厚い溶剤キャストポリマフィルムを用いる既知
の技術に付随したしわと漂白の問題が避けられる。
Develop and process using traditional methods to transfer the artwork pattern to Resist. Stylus array 72 is then electroformed onto substrate 70 using a patterned resist mask. The remaining resist is removed again using conventional techniques, leaving the stylus 72 on the mandrel. The entire array of lights is then shaped coated with an insulating material consisting of 1 or liquid epoxy. The epoxy is fully cured to form a shaped coating 14. As mentioned above, relatively thick <(10 mils)
0,254 mm or more) When coated with epoxy,
It provides mechanical support for the conductor array and maintains the degree of mechanical bonding required during normal handling of the resist and subsequent material addition and curing. Dimensional changes are controlled by the choice of epoxy, catalyst, and curing cycle. Additionally, because curing the epoxy is a non-bulky, condensing chemical reaction, the wrinkle and bleaching problems associated with known techniques using thick solvent cast polymer films are avoided.

この既知の方法は特に溶剤キャストポリマフィルムを使
う場合にはしばしば吸湿性の溶剤を大量に除去しなけれ
ばならないという欠点に悩まされる。
This known method suffers from the disadvantage that, especially when using solvent-cast polymer films, large amounts of hygroscopic solvent often have to be removed.

次に心金すなわち基板70からコーティングさ3 れたスタイラスアレイを分離する。プレイの心金側(す
なわち基板70の平滑面に以前は隣接していたコーティ
ングされたアレイの面)を第7b図に示すように適自な
感光性材料の層でコーティングする。その層は例えば約
0.5〜2ミル(12,7〜50.8μm)(好ましく
は1ミル(25,4μm)以下)の厚さのレジストであ
る。適自なアートワークを用いて、第4図又は第5図の
平面図に示されているような1組の位置合せされた径路
78’fc ハターン化して選択的にレゾスト層76を
通ってスタイラス72に至るエツチングを行なう。
The coated stylus array is then separated from the mandrel or substrate 70. The mandrel side of the play (ie, the side of the coated array that was previously adjacent to the smooth surface of substrate 70) is coated with a layer of a suitable photosensitive material as shown in Figure 7b. The layer is, for example, a resist having a thickness of about 0.5 to 2 mils (12.7 to 50.8 .mu.m), preferably less than 1 mil (25.4 .mu.m). Using suitable artwork, a stylus can be selectively passed through the resist layer 76 by patterning a set of aligned paths 78'fc as shown in the top view of FIG. 4 or FIG. Perform etching up to 72.

次にアセンブリを適当な溶剤に浸して、スタイラス72
に選択的に電気メッキをかぶせて大きいきのこランドす
なわち盛上ったバンプ相互接続部71をつくる。好まし
くはスタイラス74と相互接続部71とは共にニッケル
で形成する。このメッキ工程では個々のスタイラス/バ
スパーに通出な電気接点をつくらなければならないこと
が理解されよう。この接点は共通バスパー(図示せず)
又は例えば回路パターンの端部で個々のスタイラ4 スと都合良く接触しているバスバ一群によシつくること
ができる。
Next, dip the assembly in a suitable solvent and remove the stylus 72.
is selectively electroplated to create large mushroom lands or raised bump interconnects 71. Preferably, stylus 74 and interconnect 71 are both formed of nickel. It will be appreciated that this plating process requires making electrical contacts to each individual stylus/busper. This contact is a common busper (not shown)
Or it can be constructed, for example, by a group of busbars conveniently in contact with the individual styli at the ends of the circuit pattern.

次に第7d図のバンプ相互接続部71に絶縁性材料の層
73を加える。好ましくは、この層は層74と熱膨張係
数が合う整形エポキシコーティングである。例えば層7
4に用いたのと同じ液体エポキシを加えて硬化させても
よい。第7e図に示すように、バンプ相互接続部71よ
りも厚く整形コーティング73を施すのが好ましい。第
1図の工程のようにこのように完全にかぶせることは必
らずも必要ではなく、例えば相互接続部71の上部を露
出するような厚さにしてもよい。好ましい完全にかぶせ
る工程を用いるときには、それから相互接続部71と整
形コーティング73の両方を部分的に除去することによ
シ、相互接続部71の上部を露出させる。このことは研
磨、プラズマエツチング、イオンエツチング、又は他の
適当な手段のいずれかを用いて行なうことができる。そ
の結果第7f図に示すような断面構造を持つフラットポ
ンディングパッドのアレイを有する実質的な平坦面が得
られる。随意に、金吹き伺け(goldflashin
g )をボンデングパッド75に施してもよい。
A layer 73 of insulating material is then added to the bump interconnect 71 of FIG. 7d. Preferably, this layer is a shaped epoxy coating that matches the coefficient of thermal expansion of layer 74. For example layer 7
The same liquid epoxy used in step 4 may be added and cured. Preferably, the shaping coating 73 is thicker than the bump interconnect 71, as shown in FIG. 7e. This complete coverage as in the process of FIG. 1 is not necessarily necessary; for example, the thickness may be such that the top of the interconnect 71 is exposed. When using the preferred full-cover process, the top of interconnect 71 is then exposed by partially removing both interconnect 71 and shaping coating 73. This can be done using polishing, plasma etching, ion etching, or any other suitable means. The result is a substantially flat surface having an array of flat bonding pads with a cross-sectional structure as shown in Figure 7f. Please feel free to ask for goldflash.
g) may be applied to the bonding pad 75.

この段階で、回路は完成し補助的な電子装置と相互接続
されて例えばイメージバーに組込せれる準備が整ってい
る。相互接続を行なうためにバスパー72(および第1
図のバスパー18)の密度を変えた(すなわち実効的な
リード間隔を二次元の面に拡大した)ので、ワイヤボン
ディングのような従来技術を用いることができる。代わ
りに、従来の逆流ハンダ又はエラストマを用いて、二次
金型運搬台の背面にある位置合わせされた接点アレイに
接続することもできよう。
At this stage, the circuit is complete and ready to be interconnected with auxiliary electronics and incorporated into, for example, an image bar. Buspar 72 (and first
Because the density of the bussers 18 in the figure has been changed (ie, the effective lead spacing has been expanded in a two-dimensional plane), conventional techniques such as wire bonding can be used. Alternatively, conventional back flow solder or elastomer could be used to connect to the aligned contact array on the back of the secondary mold carrier.

以上説明を明確にするために本発明の方法を簡単な導体
/バスバーアレイについて説明してきた。
For clarity, the method of the present invention has been described for a simple conductor/busbar array.

本発明をそのアレイとその特定の製造方法について説明
したが、当業者にとって多くの代替、修正、変形をなし
9ることは明らかである。したがって本発明の思想と範
囲内のこれらのすべての代替、修正、変形を本発明は包
含するものである。
Although the invention has been described in terms of an array thereof and a particular method of making the same, many alternatives, modifications and variations will be apparent to those skilled in the art. Accordingly, the present invention includes all such alternatives, modifications, and variations within the spirit and scope of the present invention.

【図面の簡単な説明】[Brief explanation of the drawing]

第1a図から第1f図は本発明による製造方法の谷工程
全示す。第2図は第1図の方法により形成された構造を
断片的に等距離図法で描いたものである。第6図は第1
図の一部の拡大図である。 第4図はバンプ相互接続部を例えばランド格子アレイパ
ッケージを受は入れるように配置した充満了レイ構造の
略図である。第5図はバンプ相互接続部を周囲アレイ構
造に配置してテップとワイヤボンディングする様子全概
略的に示す。第6図は第1図の方法とは異なる方法であ
って、導電性パターンを形成するのに電気メツキ工程を
2回用いる場合を示す。第7a図から第7f図は更に他
の方法で、導体パターンを形成するのに電鋳全採用する
場合を示す。 10.60,70・・・基板 13,78・・・径路1
8.66.72・・・バスバー 15.71・・・バンプ相互接続部 代理人 浅 村   晧 7 F/G、6 FIG 4 bで5 2 FIG、 7a FIG、 7b F/G7c FIG 7d F/G7e FIG ?f
Figures 1a to 1f show the entire valley process of the manufacturing method according to the invention. FIG. 2 is a fragmentary equidistant drawing of the structure formed by the method of FIG. 1. Figure 6 is the first
It is an enlarged view of a part of the figure. FIG. 4 is a schematic illustration of a filled lay structure with bump interconnects arranged to receive, for example, a land grid array package. FIG. 5 schematically illustrates the arrangement of bump interconnects in a peripheral array structure and wire bonding to tips. FIG. 6 shows a method different from that of FIG. 1, in which two electroplating steps are used to form the conductive pattern. Figures 7a to 7f show yet another method in which electroforming is entirely employed to form the conductor pattern. 10.60,70... Board 13,78... Route 1
8.66.72... Bus bar 15.71... Bump interconnection agent Akira Asamura 7 F/G, 6 FIG 4 b 5 2 FIG, 7a FIG, 7b F/G7c FIG 7d F/G7e FIG? f

Claims (1)

【特許請求の範囲】[Claims] (1)力 導電性基板の平滑面上に一様な感光性材料の
厚膜を形成する工程と、 イ)前記感光性材料をフォトリソグラフィ法で処理して
前記基板の平滑面の選択的な部分を露出する工程と。 つ)前記平滑面の露出した部分に4電性回路パターンを
電気メンキする工程と、 工)前記導電性回路パターンを絶縁性材料層でおおう工
程と、 オ)前記絶縁性材料層を通る径路を形成し、前記導電性
回路パターンを選択的に露出する工程と、 力)前記谷繰路を介して電気メッキして前記絶縁性材料
層を選択した厚さにおおい、前記導電性回路に盛上った
バンプ相互接続部を形成する工程と、 所定の厚さの絶縁性材料層を付加して、前記相互接続°
部間を電気的に絶縁する工程とを含む電気回路形成方法
。 +217)  導電性基板の平滑面上に一様な感光性材
料の厚膜を形成する工程と、 イ)前記感光性材料をフォトリングラフィ法で処理して
前記基板の平滑面の選択的な部分を露出する工程と、 つ)平滑面の露出した部分に導電性(ロ)路パターンを
電鋳する工程と、 工)前記導電性回路パターンを絶縁性材料で整形コーテ
ィングする工程と、 オ)前記コーティングしfcN路を導電性基板からはが
す工程と、 力)前記基板に以前隣接していた前記(ロ)路の面にあ
らかじめ定めた厚さの感光性材料の層を加える工程と、 キ)前記感光性材料層を通る径路を形成し、前記導電性
回路パターンを選択的に露出する工程と、 り)前記谷径路を介して電気メッキを行なって前記感光
性材料を選択した厚さにおおい、前記4電性回路への盛
上ったバンプ相互接続部をつくる工程と、 ケ)絶縁性材料層を所定の厚さに付加して、前記相互接
続部間を電気的に絶縁する工程と、を含む電気回路形成
方法。
(1) Forming a uniform thick film of photosensitive material on the smooth surface of a conductive substrate; b) Processing the photosensitive material using a photolithographic method to selectively form a photosensitive material on the smooth surface of the substrate; The process of exposing the part. (1) electrically peeling a four-conductor circuit pattern on the exposed portion of the smooth surface; (2) covering the conductive circuit pattern with an insulating material layer; and (e) forming a path through the insulating material layer. forming and selectively exposing said conductive circuit pattern; forming a bump interconnect with a predetermined thickness and adding a layer of insulating material of a predetermined thickness to
A method for forming an electric circuit, including a step of electrically insulating between parts. +217) forming a uniform thick film of photosensitive material on the smooth surface of a conductive substrate, and a) processing the photosensitive material by photolithography to form selective portions of the smooth surface of the substrate. (b) Electroforming a conductive circuit pattern on the exposed portion of the smooth surface; (d) Coating the conductive circuit pattern with an insulating material; and (e) (a) applying a layer of photosensitive material of a predetermined thickness to the surface of said (b) said path previously adjacent to said substrate; and g) said forming a path through a layer of photosensitive material to selectively expose the conductive circuit pattern; a) electroplating through the valley path to coat the photosensitive material to a selected thickness; creating raised bump interconnects to the four-conductor circuit; f) applying a layer of insulating material to a predetermined thickness to provide electrical isolation between the interconnects; A method of forming an electrical circuit.
JP13300683A 1982-07-30 1983-07-22 Method of forming electric circuit Pending JPS5933895A (en)

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GB2124830A (en) 1984-02-22

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