JPS5931732B2 - 自動シフトコ−ド插入回路 - Google Patents

Description

【発明の詳細な説明】 本発明はＪＩＳ８単位系符号のシステムにＪＩＳ７単位
系符号の出力機器を接続して情報の受渡しを行わせる場
合、インターフェイス回路で８単位系符号を７単位系符
号に変換させると共に８単位系符号のシフトビットの変
化点を利用してシフトコードをハード的に自動挿入させ
る回路を提供するものである。

一般にＪＩＳ８単位系符号は７ビットのコード化された
情報と８ビット目にコード化した情報のシフト状態を示
すシフトビットからなつている。

このシフトビットはシフトイン（アッパケース）とシフ
トアウト（ロアケース）を示すものである。また、ＪＩ
Ｓ７単位系符号は７ビツ［のコード化された情報と８ビ
ット目にパリテイビットを有した構成であると共にこの
情報の前に”晴報のシフト状態を示すシフトコードを備
えてなる。このシフトコードはシフト変化がある時にそ
の情報の前に附加する場合と常に各情報にシフトコード
を附加する場合とがある。従つて、上記の様に８単位系
符号と７単位系符号とは符号体系が異なるために、８単
位系符号のシステムには８単位系符号の出力機器を接続
し、７単位系符号のシステムには７単位系符号の出力機
器を接続するものであつた。

ところが、最近では出力機器が多様化してきたことから
、出力機器を自由に選択できるシステムが望まれている
。

つまり、８単位系符号のシステムに７単位系符号の出力
機器を接続できるようなシステムである。従来ではこの
要望に答えるためプログラウコントロールができる機種
に限つてプログラム上で８単位系符号を７単位系符号に
変換して情報の受渡しができるようにしていた。

しかしながら、使用中のシステムにおいてこの様なプロ
グラム上の操作により７単位系符号の出力機器への接続
を行わせようとする場合、プログラムの変更を必要とし
て非常に難しい問題があると共にプログラムコントロー
ルのできる機種という限定的なものであつた。

本発明は上述の点に鑑み、インターフェイス回路で８単
位系符号を７単位系符号に変換を行わせると共に８単位
系符号のシフトビットの変化点を利用してシフトコード
をハード的に自動挿入させる回路となして比較的簡単で
しかも限定的な使用も排除できるようにしたものである
。

換言すると、８単位系符号で動作しているコントローラ
及び入出力機器のシステムに更に７単位系符号の出力機
器を接続する場合、８単位系符号の出力コントロールを
行なつているハード構成及びプログラムの変更なしに７
単位系符号の出力機器とのインターフエイス回路でシフ
トコードを発生させ、前記コントローラ側に負担をかけ
ずに接続でき、自由に出力機器の選択ができるようにし
たものである。

以下本発明の回路について図面の一実施例と共に説明す
ると、第１図は本発明の回路構成を示しまた第２図は第
１図における各種信号のタイムチヤートである。

第１図において、口は８単位系符号の装置側（ＣＰＵ）
との入出力端子を示し、またＤは７単位系符号の装置側
（出力機器）との入出力端子を示している。

そして、８単位系符号の装置側（ＣＰＵ）との入出力端
子においてＲＴＳは符号変換を行うに際して各論理装置
を初期状態に設定する信号、０〜７は８単位系符号情報
であつてこの０〜６は符号化された情報また７はシフト
状態を示すシフトビツトである。

ＳＴＢ（ＤＡＴＡ−ＳＴＢ）は８単位系符号情報が出力
される時に出力されるストローブ信号であり、クロツク
信号として利用されている。Ｓは８単位系符号の装置側
へ７単位系符号の装置側が次の情報の受信可能状態を知
らせる信号である。７単位系符号の装置側との入出力端
子において０〜７は７単位系符号情報であつてこの０〜
６は符号化された情報また７はパリテイビツトであると
共にこの０〜７には７単位系符号情報に関連したシフト
コードも出力される。

ＳＴＢ（０ＵＴＰＵＴ−ＳＴＢ）は７単位系符号の装置
へ情報を出力する時に出力されるストローブ信号、ＲＤ
Ａは７単位系符号の装置が情報を受信した時に発生する
転送準備信号である。次に回路の論理装置について説明
すると、５及び６は８単位系符号情報が導入されその情
報を一時記憶するラツチ回路であり、ＣＰＵ側よりＲＴ
Ｓ信号とストローブ償号ＳＴＢが入力されている。

このＲＴＳ信号によりラツチ回路５及び６はプリセツト
されまたストローブ信号ＳＴＢがクロツク信号として作
用して情報が導入記憶される。７及び８は前記ラツチ回
路５及び６の０〜６の入力に対応する出力と８ビツト目
にパリテイビツト（Ｄ出力が入力される入力ライン◎と
、シフトコードが入力される入力ライン４が導入されま
た出力として０〜７の７単位系符号の出力ラインを備え
たシフトコード発生用の２ＬＩＮＥ−１ＬＩＮＥセレク
タ一（選択回路）である。

そしてセレクタ−８に入力されるシフトコードの入カラ
イン７における１ビツト目は上記ラツチ回路５の８ビツ
ト目のシフトビツトに対応する出力ラインがインバータ
１１を介して導入されている。

シフトコードの入力ライン１の構成は第１図に示す通り
であり、まずセレクター７に導入された５ビツト目〜８
ビツト目の入力ライン１は図示するように共通に接続さ
れて矢印で示す端子に高レベル電位が附与されて「１」
レベルとなるように構成されている。

またセレクタ−８に導入された２ビツト目〜４ビツト目
の入力ライン１は図示するように共通に接続されて接地
されており、従つて「Ｏ」レベルとなるように構成され
ている。更にセレクタ−８に導入された１ビツト目に入
カラー７１は前述のようにインバータ１１の出力が入力
され、８単位系符号のシフトビツト状態に応答する信号
が導入されるように構成されている。このセレクター７
，８は入力ライン１と＠を選択的に切換えてシフトコー
ドを変換された７単位系符号情報に挿入する作用をなす
。１及び２はフリツプフロツプでありＣＰＵ側よりのＲ
ＴＳ信号によつてプリセツトされると共に転送準備信号
ＲＤＡがクロツク信号として導入されている。

このフリツプフロツプ１にはラツチ回路５の８ビツト目
のシフトビツトに対応する出力ラインが接続され、この
セツト出力はフリツプフロツプ２に入力されている。３
及び４は排他的論理和回路（不一致ゲート）であり、こ
の排他的論理和回路３の入力側にはラツチ回路５の８ビ
ツト目のシフトビツトに対応する出力ラインとフリツプ
フロツプ１のセツト出力ラインが接続され、また排他的
論理和回路４の入力側には前記ラツチ回路５の８ビツト
目のシフトビツトに対応する出力ラインとフリツプフロ
ツプ２のセツト出力ラインが接続されている。

この不一致ゲート３はラツチ回路５に導入されたシフト
ビツト状態と前に導入されたラツチ回路５のシフトビツ
ト状態を記憶するフリツプフロツプ１の状態との比較を
行なつてシフト状態の変化点を検出するものであり、こ
の検出信号３をセレクター７，８に導入し、これに応答
してセレクター７，８が入力ライン４側を選択するよう
に構成されている。

また、不一致ゲート４は前記セレクター７，８が選択し
た入力ライン１側のシフトコードを７単位系符号の装置
へ送るタイミングつまりシフトコードの挿入タイミング
を制御するものであり、このゲート４の出ガＫはアンド
ゲートＧ１と、インバータ１２を介したゲートＦＬＧに
夫々入力されている。

ＦＬＧＦ／Ｆはフリツプフロツプであり、ＣＰＵ側より
のストローブ信号ＳＴＢによつてセツトされ、またこの
セツト出力＠まアンドゲートＧ２に入力されてなると共
にりセツト出力は前記したゲートＦＬＧに入力されてな
る。

転送準備信号ＲＤＡはアンドゲートＧｌ，Ｇ２及びゲー
トＦＬＧに夫々入力されてなると共にフリツプフロツプ
ＦＬＧＦ／Ｆのりセツト入力信号、そしてフリツプフロ
ツプ１及び２のクロツク信号となつている。

前記アンドゲートＧ，及びＧ２のゲート出力はオアゲー
トＧ３に入力され、このオアゲートＧ３の出ガＤが７単
位系符号の装置へストローブ信号ＳＴＢとして導入され
、該ストローブ信号に同期して７単位系符号の装置に０
〜７の７単位系符号情報及びシフトコードが導入される
。

また上記したゲートＦＬＧは７単位系符号の装置に７単
位系符号情報が導入され転送準備信号ＲＤＡが送られて
次の情報の受入れ体勢が整つた時にゲート出力Ｇが導出
され、該ゲート出力＠がＣＰＵ側への受信可能状態を知
らせるＳ信号となつている。

次に第２図のタイムチヤートにおいて、４はＲＴＳ信号
、８はラツチ回路５の８ビツト目であるシフトビツトに
対応する信号、６はＣＰＵ側からのストローブ信号、［
Ｆ］まフリツプフロツプＦＬＧＦ／Ｆのセツト出力、９
は転送準備信号ＲＤＡ，［Ｆ］は７単位系符号の装置へ
のストローブ信号、６はゲ゛一トＦＬＧの出力、８はフ
リツプフロツプ１のセツト出力、１はフリツプフロツプ
２のセツト出力、１は不一致ゲート３の出力、５は不一
致ゲート４の出力を示し、これらは第１図の４〜８点の
信号に対応する。

この動作について具体的に説明すると、先ず最初に８単
位系符号情報を７単位系符号情報に変換するにおいて、
８単位系符号の装置側（ＣＰＵ）からＲＴＳ信号が出力
されてフリツプフロツプ１，２、そしてラツチ回路５，
６が夫々プリセツトされる。

このラツチ回路５，６のプリセツトによりこの出力ライ
ンはレベルゞ１″となることから８ビツト目のシフトビ
ツトに対応する出力ライン８はゞ １″レベルとなる。

これは電源投入時には７単位系符号の装置（出力機器）
がシフトイン状態になるよう設定しているからである。

つまり、前記８ビツト目のシフトビツトがレベルゞ１″
においてシフトイン状態、またレベルゞＯ″においてシ
フトアウト状態に示す様に設定している。そして、この
時７単位系符号の装置（出力機器）が情報の受入れが可
能な状態であると、転送準備信号ＲＤＡ（９）がレベル
ゞ１″状態またフリツプフロツプＦＬＧＦ／Ｆがりセツ
ト状態にあつてゲートＦＬＧが導通し、ゲート出力６が
ゞ１Ｉ状態となつてＣＰＵ側へ受信可能状態を知らせる
Ｓ信号が導入される。

上記の様に各論理装置がプリセツトされ、Ｓ信号がＣＰ
Ｕ側に送られるとＣＰＵ側より８単位系符号情報とスト
ローブ信号ＳＴＢ（６）が送られ、ラツチ回路５，６に
はこのストローブ信号６によつて情報が導入記憶される
。

この場合、第２図のタイムチヤートにおいて８ビツト目
のシフトビツトに対応する出力ライン８がレベルＳ１″
状態を維持しているのは、シフトビツトがゞ１ ″つま
りシフトイン状態の情報が導入されたことを示している
。

前記ストローブ信号Ｃの導入によりフリツプフロツプＦ
ＬＧＦ／Ｆがセツトされてセツト出力［有］がＳ１ ″
レベルとなる。

この時ゲートＦＬＧの出力９はレベルＳＯ″となる。ま
た不一致ゲート３及び４はフリツプフロツプ１，２がセ
ツト状態（０及び４がレベルゞ １ ″）にあり、シフ
トビツトがゞ １ ″つまり出力ライン８がレベルＳ１
１ ″にあることからこれらの出力１及び８はレベルゞ
ｏ″となつており、このためセレクター７，８が入力ラ
イン７側を選択している。従つて、セレクター７，８は
ラツチ回路５，６からの出力ラインつまり８単位系符号
の０〜６の入力端に対応する７ビツトの情報と８ビツト
目のパリテイビツト［Ｆ］出力を７単位系符号の出力端
０〜７に導出させる。

つまり８単位系符号情報を７単位系符号情報に変換した
ものを導出する。そして、上記フリツプフロツプＦＬＧ
Ｆ／Ｆのセツト出力６と転送準備信号ＲＤＡ（［Ｆ］）
によりアンドゲートＧ２が導通してオアゲートＧ３を介
し［Ｆ］信号、つまりストローブ信号（０ＵＴＰＵＴＳ
ＴＢ）が７単位系符号の装置へ導入され、これに同期し
て装置へ７単位系符号情報が導入される。７単位系符号
の装置へその隋報が導入されると転送準備信号ＲＤＡ（
［Ｆ］）がレベルＳＯ″になりこれに応答してフリツプ
フロツプＦＬＧＦ／Ｆがりセツトされる。

その後７単位系符号の装置が次の情報を受入れる体勢に
なると再び転送準備信号ＲＤＡ（［Ｆ］）がレベル″１
″となり、この時フリツプフロツプ１，２にこのＲＤ
Ａ（［Ｆ］）がクロツク信号として人力されていること
から、これに同期して動作する。この時、フリツプフロ
ツプ１の入力はシフトビツトに対応する出力ライン［有
］はレベルゞ１ ″でセツト状態を維持すると共にフリ
ツプフロツプ２の入力もフリツプフロツプ１のセツト出
力Ｓ１１″でセツト状態を維持する。また、前記転送準
備信号ＲＤＡ（［Ｆ］）のレベルゞ １ ″によりゲー
トＦＬＧのゲート出力６が導出され、ＣＰＵ側へ受信可
能状態を知らせるＳ信号が送られる。上記Ｓ信号に応答
してＣＰＵ側より、次の８単位系符号の情報がストロー
ブ信号ＳＴＢ（４）と共に送られ、ラツチ回路５，６に
導入記憶される。

また、前記ストローブ信号ＳＴＢでフリツプフロツプＦ
ＬＧＦ／Ｆがセツトされると共にゲートＦＬＧの出力は
レベルゞ０″となる。この場合、タイムチヤートに示す
如くラツチ回路５からのシフトビツトに対応する出力８
はレベルゞ０″となつており、これはラツチ回路５，６
に導入された情報のシフトビツトがゞＯ″つまりシフト
アウト状態であることを示す。

このため、不一致ゲート３がラツチ回路５，６に導入さ
れたシフトビツトに対応する出力［有］と前にラツチ回
路５，６に導入されたシフトビツトの状態を記憶するフ
リツプフロツプ１の出力との不一致状態を検出すること
になり、この検出出力３がセレクター７，８に導入され
て該セレクター７，８は入力ライン◎側を選択する。

また、不一致ゲート４も不一致状態を検出してゲートＦ
ＬＧの導通を禁止させる作用を行う。従つて、セレクタ
ー７，８は入力ライン◎側からのシフトコードを７単位
系符号の出力端０〜７に導出させる。

そして、上記フリツプフロツプＦＬＧＦ／Ｆのセツト出
力＠と転送準備信号ＲＤＡ（［Ｆ］）によりアンドゲー
トＧ，，Ｇ２が導通してオアゲートＧ３を介し１信号つ
まりストローブ信号が７単位系符号の装置へ導人され、
これに同期してシフトコードが７単位系符号の装置へ導
入される。

このシフトコードが装置へ導入されると転送準備信号Ｒ
ＤＡ（［Ｆ］）がレベルＳＯ″になり、フリツプフロツ
プＦＬＧＦ／Ｆがりセツトされる。

然る後、７単位系符号の装置が次の情報を受け入れる体
勢になると、再び転送準備信号ＲＤＡ（［Ｆ］）がレベ
ルＳ１１ ″となり、この時フリツプフロツプ１は入力
信号（８の出力）がレベルゞ０″であるのでりセツト状
態となると共に、フリツプフロツプ２は入力信号がレベ
ルゞ１″であるのでセツト状態を維持する。またゲート
ＦＬＧは不一致ゲート４の出力８によつて禁止されてい
るのでゲート出力６はレベルゞ０″状態を維持する。上
記フリツプフロツプ１のりセツト状態によつて不一致ゲ
ート３への入力は一致することから検出出力３がレベル
″′Ｏ″となり、不一致ゲート４への人力は不一致であ
ることから検出出力９はレベルゞ１″を維持する。従つ
て、不一致ゲート３の出力１のレベルゞｏ″によりセレ
クター７，８が入力ライン◎側を選択し、ラツチ回路５
，６からの７ビツトの情報とパリテイビツト［Ｆ］を７
単位系符号の出力端０〜７に導出させる。

また、不一致ゲート４の出力８と転送準備信号ＲＤＡ（
［Ｆ］）によつてアンドゲートＧ２が導通してオアゲー
トＧ３から［Ｆ］信号、つまりストローブ信号ＳＴＢが
７単位系符号の装置へ導入され、これに同期して情報が
装置へ導入される。再びこれに応答して転送準備信号Ｒ
ＤＡがレベルゞ０″となり、然る後７単位系符号の装置
が次の情報を受入れる体勢になると転送準備信号ＲＤＡ
（［Ｆ］）がレベルゞ１″となる。この時、フリツプフ
ロツプ１はりセツト状態を維持し、またフリツプフロツ
プ２はりセツト状態になる。このため、不一致ゲート４
の入力側は一致してこの出力５はレベルゞｏ″となるこ
とでゲートＦＬＧが導通し、このゲート出力６つまりＳ
信号がＣＰＵ側に送られる。

そしてこれに応答してＣＰＵ側から次の８単位系符号の
情報が送られる。以下順次上記の様な動作によつて８単
位系符号情報が７単位系符号情報に変換されて転送され
るものであり、タイムチヤートでは前記導入された・隋
報及び次に導入される・隋報はシフトアウト状態を示し
、そしてその次に導入される情報がシフトイン状態であ
つて、この時にシフト変化があるためにシフトコードが
挿入されるものとなつている。この様に第１図の回路構
成においては８単位系符号で動作しているコントローラ
及び入出力機器のシステムに更に７単位系符号の出力機
器を接続する場合、インターフエイス回路で８単位系符
号を７単位系符号に変換を行わせると共に、８単位系符
号のシフトビツトの変化点を検出してシフトコードをハ
ード的に自動挿入させるものとなつている。この場合、
実施例ではシフトビツトの変化点だけシフトコードを挿
入するものとなつているが、上記回路構成に簡単な論理
回路を附加するだけで情報ごとにシフトコードを挿入さ
せることは容易に行い得る。

この様に本発明にあつては８単位系符号で動作している
装置側の出力フオーマツトの回路修正及びプログラム変
更の必要がなく、インターフエイス回路へ数個の論理素
子を追加するだけで可能であり、自由に出力機器の選択
ができるようにしたものである。

【図面の簡単な説明】

第１図は本発明の構成を示すプロツク図、第２図は第１
図における各種信号のタイムチヤートである。 １及び２：フリツプフロツプ、３及び４：排他的論理和
回路（不一致ゲート）、５及び６：ラツチ回路、７及び
８：セレクタ一、ＦＬ（｝Ｆ／Ｆ：フリツプフロツプ、
ＦＬＧ：ゲート、Ｇ１及びＧ２アンドゲート、Ｇ３：オ
アゲート、１１及び１２：インバータ。

Claims (1)

【特許請求の範囲】
1. １ ８単位系符号の装置から７単位系符号の装置へ情報
   の転送を行わせるための８単位系符号より７単位系符号
   へ変換を行う装置において、８単位系符号の装置側から
   転送されて来る情報を順次一時記憶する記憶手段と、前
   記記憶手段に導入された８単位系符号とこの前に導入さ
   れた８単位系符号のシフトビットを比較してシフト変化
   の有無を検出する検出手段と、前記記憶手段の８単位系
   符号情報のシフトビットを除く情報及びこれにパリテイ
   ビットを附加した７単位系符号を装置へ送るための変換
   された符号情報とシフトコードを７単位系符号の装置へ
   送るためのシフトコード情報が導入され、検出手段のシ
   フト変化検出に応答してシフトコードを導出させると共
   にその後に変換された符号情報を導出させる選択手段と
   を備えた自動シフトコード挿入回路。