JPS5930294A - Semiconductor storage device - Google Patents
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- JPS5930294A JPS5930294A JP57138573A JP13857382A JPS5930294A JP S5930294 A JPS5930294 A JP S5930294A JP 57138573 A JP57138573 A JP 57138573A JP 13857382 A JP13857382 A JP 13857382A JP S5930294 A JPS5930294 A JP S5930294A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、記憶装置の低消費電力化に関するもので、特
に、大容１ｌの半導体記憶装置に使用されるものである
。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to reducing power consumption of a memory device, and is particularly applicable to a semiconductor memory device having a large capacity of 1 liter.
〔発明の技術的背景とその問題点〕
従来の記憶装置の楢成図を第１図に示す。この図はロ一
方向とカラム方向にマトリクス状に配置されだメ王すセ
ル群の１つのロー、すなわち１つノワード線に接続され
ているメモリセルのミラ抽出したものである。ワード線
ＷＬは、このワード線の駆動回路ＷＬＤに接続されてお
・シ、このローが選択された場合は、ワード線は例えば
５■になり、選択されていない場合は０■である。選択
された場合は、メモリセルＭＣｏ−ＭＣｎに舒積されて
いた情報ｌ′ｉ．１ ピット線ＢＬ．〜，，１３Ｌｎに
出力される。出力０にＢＬ□ − ＢＬｎのどの情報を
送シ出すかということはカラム選択回路ＣＤＣによって
決定する。それぞれのビット，ｌ ＨＬｏ− ＨＬ，１
には、多数のメモリセルが接続されているが、その内の
１つのメモリ・セルノミがワード酸によって活性化され
ているので、ピット線上で多数のメモリ・セルの情報が
重なってしまう事はない。[Technical background of the invention and its problems] FIG. 1 shows a schematic diagram of a conventional storage device. This figure is a mirror extraction of memory cells connected to one row, that is, one word line, of a group of cells arranged in a matrix in one row direction and one column direction. The word line WL is connected to the drive circuit WLD of this word line. If this low is selected, the word line becomes, for example, 5. If it is not selected, the word line becomes 0. When selected, the information l'i. stored in memory cells MCo-MCn. 1 Pit line BL. ~,,13Ln. Which information from BL□ to BLn is to be sent to output 0 is determined by the column selection circuit CDC. Each bit, l HLo- HL, 1
A large number of memory cells are connected to the , but one of the memory cells is activated by word acid, so the information of many memory cells will not overlap on the pit line. .
第１図に示すようにメモリ・セル群をマトリクス状に配
置する事によシ、高密・度にメモリ・セルを集積するこ
とが１」能となったが、選択もれたワード線に接続され
たメモリセルＭＣｏ−へ｛ＣＮは１度にすべて活性化さ
れる。あるメモリ・セルが活性化し、そのメモリ・セル
に蓄存愛された情報をピット線に出力する際に必ず電力
を消費する。そのため、１つのワード線に接続された最
終的に利用されない情報ｋ ’ｒｌむメモリ・セルもす
べて活性化される従来の方式では、この部分で多大な電
力を消費していた。例とし゜Ｃ，柏補型ｂｔｏｓ淘成の
半導体集積回路メモリでは、この部分で、メモリチップ
内で消費する全ｆａ力の９０％以上を消費していた。By arranging memory cells in a matrix as shown in Figure 1, it has become possible to integrate memory cells with high density and density. The memory cells MCo- {CN are all activated at once. When a certain memory cell is activated and the information stored in that memory cell is output to the pit line, power is always consumed. Therefore, in the conventional method in which all memory cells connected to one word line that contain information that will not be used eventually are also activated, a large amount of power is consumed in this part. For example, in a semiconductor integrated circuit memory of the C type BTOS type, this portion consumes more than 90% of the total fa power consumed within the memory chip.
消費電力の間；ｄは発１軌の問題となるため、従来の方
式は、高密度化及び低消費電力化に難があった。During power consumption; d is a problem of one trajectory, so conventional systems have difficulty achieving high density and low power consumption.
本発明は、従来問題であった消費電力を低減すべくなさ
れたもので、これにより高集積密度で．、又、消費１α
力を他の部分に適正に配分する事によシ、高速の半導体
記憶装置を提供することを目的とするものである。The present invention was made to reduce power consumption, which has been a problem in the past, and allows for high integration density. , and consumption 1α
The purpose is to provide a high-speed semiconductor memory device by appropriately distributing power to other parts.
本発明ｔよ、複数のメモリ・セル群に接続された複数個
の第１ワード線と、この複数個のｈ｛ｌワード線に接続
された第２ワード線と、この第２ワー菟
ド線とカラム選択系の信号によって前記第１ワード線を
活性制御する制御手段とを具備したことを特徴とする半
導体記憶装ｌｉｔである。According to the present invention, a plurality of first word lines are connected to a plurality of memory cell groups, a second word line is connected to the plurality of h{l word lines, and the second word line is connected to a plurality of memory cell groups; and control means for controlling the activation of the first word line by a column selection signal.
以下、実施例に従って本発明を詳細に説明する。 Hereinafter, the present invention will be explained in detail according to examples.
本発明の基本的な構成例を第２図に示す。第１ワードＭ
１ ”ｖＶＬ□〜ＩＷＪ，Ｎにはそれぞれ比較的少数
個のメモリ・セノレＭＣｏ−ＭＣ１，ＭＣｊ−ＭＣｒＩ
がＪ妾に売されている。第２ワード砂はロー選択信号に
よって，駆動されるワード線駆動回路ＷＬＤによって、
活性化された場合は、例えば、５Ｖに、活性化きれなか
った場合は例えば０■に駆動される。第２ワード線には
ワード線中継目ｊｌ５ ＷＡがあった方が高速化できる
が、これはなくても良い。第２ワード線と第１ワード線
の接続部には、カラム選択系の信号ＣＳ。A basic configuration example of the present invention is shown in FIG. 1st word M
1 "vVL□~IWJ, N have a relatively small number of memory sensors MCo-MC1, MCj-MCrI, respectively.
is sold to J's concubine. The second word sand is driven by a word line drive circuit WLD driven by a row selection signal.
If it is activated, it is driven to, for example, 5V, and if it is not activated, it is driven to, for example, 0V. The speed can be increased if there is a word line relay node jl5 WA on the second word line, but it is not necessary. A column selection signal CS is connected to the connection between the second word line and the first word line.
〜ＣＳＮによって制御される制御手段、例えばトランス
フア●ゲー｝ ＴＲｏ− ＴＥＮが配置されている。A control means controlled by ~CSN, for example a transfer game TRo-TEN, is arranged.
このトランスファ・ゲート部分の具体例を第３図〜蕗９
図に示す。第３図〜第９図に示すように、トランスファ
ブートはｐチャネル、あるいはｎチャネルのＭＯ Ｓ
Ｆ Ｊ！ｉＴ Ｑｓｏ〜Ｑｌｓによって構成されている
。これらの図において、カラム選択信号ＣＤは、？ＩＥ
１ワード線ＩＷＩ、ｌに接続したメモリセルＭＣｋｏ
〜ＭＣｋＪ、又はＭｃｋ、〜ＭＣｋＭが選択された時ハ
イレベルになる信号で、ＣＩ）はＣＤとハイレベル、ロ
ーレベルが逆転した逆位相の電位を有する信号である。A specific example of this transfer gate part is shown in Figure 3.
As shown in the figure. As shown in Figures 3 to 9, the transfer boot uses p-channel or n-channel MOS
FJ! It is composed of iT Qso to Qls. In these figures, the column selection signal CD is ? IE
1 Memory cell MCko connected to word line IWI, l
~MCkJ, or Mck, ~MCkM is a signal that becomes high level when selected, and CI) is a signal having an opposite phase potential with high level and low level reversed from CD.
信号φＩは、ワード線を非選択にするための信号で、第
１０図に代表的な信号波形を示す。Signal φI is a signal for deselecting a word line, and a typical signal waveform is shown in FIG.
次に、第３図に示す実施例に従い詳細に説明する。第３
図においてメモリ・セルＭＣｋｏ −ＭＣｋｉ ヲアク
セスしたい時、第２ワード線２ＷＬは、ワード線駆動回
路ＷＬＤによってハイレベルに上がる。又、カラム選択
系の信号ＣＩ）十φｌもハイレベルに上がる。ず゛ると
、トランスファゲート−を構成するｐｆヤネルトランジ
スタＱＩｏはオン状態になυ、第２ワード線の信号を第
１ワード線ＩＷＬ＋に伝達する。Next, the embodiment shown in FIG. 3 will be described in detail. Third
In the figure, when it is desired to access memory cells MCko to MCki, the second word line 2WL is raised to a high level by the word line drive circuit WLD. Further, the column selection signal CI)10φl also rises to high level. Then, the pf Janel transistor QIo constituting the transfer gate is turned on and transmits the signal on the second word line to the first word line IWL+.
その時、第１ワード線非選択用トランジスタＱ２０はオ
フであるため、直流路は形成されない。さて、第１ワー
ド線がハイレベルになると、メモリ・セルＭＣｋｏ、
ＭＣｋ、が活性化し、それぞれのメモリ・セルに接続さ
れているピット線（図示せず）に蓄積情報を出力する。At that time, the first word line non-selection transistor Q20 is off, so no DC path is formed. Now, when the first word line becomes high level, memory cell MCko,
MCk is activated and outputs stored information to a pit line (not shown) connected to each memory cell.
この実施例では、第１ワード線ＩＷＬｉがハイレベルに
なった時、メモリ・セルＭＣｋ、 −Ｍｃｋ２が活性化
されるが、その逆に、ローレベルで活性化されるメモリ
・セルの場合は、ｐチャネル、ｎチャネルを逆転すると
共に、信号波形のハイレベルとローレベルを逆転すれば
艮い。In this embodiment, when the first word line IWLi goes high, the memory cells MCk, -Mck2 are activated, but conversely, in the case of memory cells that are activated when the first word line IWLi goes high, This can be done by reversing the p-channel and n-channel as well as reversing the high and low levels of the signal waveform.
又、本実施例では第１ワード線ＩＷＬｉを駆動するトラ
ンジスタＱＩＯ、Ｑ２０は、この第１ワード線の端につ
いているが、第１ワード線内の遅延が、第２ワード線の
遅延と同程度の時には、第６図〜第９図に示した様に、
第１ワード線の中央で駆動した方がワード線遅延が少な
いこともある。Furthermore, in this embodiment, the transistors QIO and Q20 that drive the first word line IWLi are located at the ends of the first word line, but the delay in the first word line is about the same as the delay in the second word line. Sometimes, as shown in Figures 6-9,
The word line delay may be smaller if the first word line is driven at the center.
本発明においてたとえ、第２ワード、Ｖ１１２ＷＬカＪ
択されても、それにつながるすべてのメモリ・セルは活
性化されず、その第２ワード繍に接続されている多数の
第１ワード線の中１．少数の（好適は鴫−の）第１ワー
ド組が選択され、その第１ワード線に直接接続されてｂ
るメモリ・セルのみが活性化される点が重要である。In the present invention, even if the second word is V112WL
Even if a selected word line is selected, all memory cells connected to it are not activated, and only one of the many first word lines connected to that second word line is activated. A small number (preferably a small number) of first word sets are selected and connected directly to the first word line b.
It is important that only those memory cells that are active are activated.
さて、メモリ・セルを非選択にするのは、トランジスタ
Ｑ２０である。このトランジスタのゲートはメモリーセ
ルが非選択に移行する時、ハイレベルになり、従って今
まで、ハイレベルにあった第１ワード線ＩＷＬｉをロー
レベルに落とし、メモリセルＭＣＩ（ｏ −ＭＣＩｃ１
の非活性化が実現される。Now, it is transistor Q20 that deselects the memory cell. The gate of this transistor becomes high level when the memory cell transitions to non-selection, and therefore lowers the first word line IWLi, which has been at high level until now, to low level, causing memory cell MCI (o - MCIc1
deactivation is achieved.
第４図に示す実施例も、動作は第３図に示す実施例と同
様である。第５図に示す実施ｒすでは、第２ワード線２
ＷＬが、トランスファ・グー）Ｑ１２のゲートに、カラ
ム選択信号ＣＤが、ソースに入っている。この方が、第
２ワード線から見える全靜電容員が少さくなり、従って
、第２ワード線の遅延が少なくなる。本実施例では、ｓ
ｌｏ図に示すように信号２ＷＬの逆位相の２ＷＬの信号
を使用する。第６図に示す実施例では、トランスファ・
グー）ＱＩａはｎチャネ／Ｉ／ＭＯ８ＦＥＴで構成され
ている。このトランジスタは、エンハンスメント形でも
、デダレッシ四ン形でも良いが、エンハンスメント形の
場合は、第１ワード線ＩＷＬＩが、第２ワード線２ＷＬ
よシもｈ句値電生、たけ低電位になってしまりことがな
いように信号ＣＤをプルアップ・レベルにすることもあ
る。このプルアップレベルは第１０図に点線で示した。The operation of the embodiment shown in FIG. 4 is similar to that of the embodiment shown in FIG. In the implementation shown in FIG.
WL is input to the gate of transfer signal Q12, and column selection signal CD is input to the source. This results in less total static capacitance visible from the second word line and therefore less delay on the second word line. In this example, s
As shown in the LO diagram, a 2WL signal having an opposite phase to the signal 2WL is used. In the embodiment shown in FIG.
(Goo) QIa is composed of n-channel/I/MO8FET. This transistor may be of an enhancement type or a deadless four type, but in the case of an enhancement type, the first word line IWLI is connected to the second word line 2WL.
In addition, the signal CD may be set to a pull-up level to prevent the voltage from becoming too low. This pull-up level is shown in FIG. 10 by a dotted line.
デプレッシ百ン形を使用した時は、他の第２ワード線に
選択が切シ替わった場合、第２ワード線２ＷＬがローレ
ベルになる為、第１ワード線の電荷は第２ワード線を通
じて、ローレベルに落ちるため、遅延を少なくすること
ができる。本実施例は、紀１ワード線の駆動回路がすべ
てｎチャネルＩ’ｖｉ０８ＦＥＴによって構成されてい
るため、側光ば、メモリセルがｎチャネルＭＯ８ＦＪ！
！Ｔ ノミニよって構成されている場合は、相補型ＭＯ
８ＱＴ独特のフェルを使用する必要がなく、面積を減少
できる。又、ラッチアップの問題も解決される。記７図
に示す実Ａｍ例では、第１ワード線非選択用回路が抵抗
素チル２４で構成されてい・るもので、抵抗素チル２４
が他の素子と積層形成できるため一層の面積低減化が可
能である。この抵抗累チル２４は、ＭＯ８ＦＢ’ｌ’を
使用して構成しても良いし、多結晶シリコン層で構成す
る事も可能でるる。トランスフアゲ−） Ｑ１０はｎチ
ャネルエンハンスメｌＦ型もしくはデグレクション型の
トランジスタである。When using the depressing mode, when the selection is switched to another second word line, the second word line 2WL becomes low level, so the charge on the first word line is transferred through the second word line. Since the signal falls to a low level, the delay can be reduced. In this embodiment, all the drive circuits for the Ki1 word line are composed of n-channel I'vi08FETs.
! If it is composed of T Nomini, complementary MO
There is no need to use 8QT's unique fer, and the area can be reduced. Also, the latch-up problem is solved. In the actual Am example shown in Figure 7, the first word line non-selection circuit is composed of a resistor element chill 24.
Since it can be formed in layers with other elements, it is possible to further reduce the area. This resistor stack 24 may be constructed using MO8FB'l' or may be constructed from a polycrystalline silicon layer. (Transfer Game) Q10 is an n-channel enhancement IF type or regression type transistor.
トランスファゲートＱ１４がエンハンスメント型の場合
は、第６図に示した実施例と同様に第１ワード線ＩＷＬ
Ｉが、第２ワード線よりも閾値電圧だけ低電位にならな
いように、信号ＣＤをプルフップレベルにすることもあ
る。この例では、トランスファゲートがオン、第２ワー
ド線がハイレベルになった時、トランスフアゲ−） Ｑ
＋４ 、抵抗素チル２４を通じて直流パスが出来るが、
これは、全メモリ・チップ中１カ所であシ戒力的には全
く微少である。When the transfer gate Q14 is of the enhancement type, the first word line IWL is
The signal CD may be set to a pull-flip level so that I is not lower than the second word line by a threshold voltage. In this example, when the transfer gate is turned on and the second word line becomes high level, the transfer gate is turned on.
+4, a DC path is created through the resistor element chill 24,
This is only one place in all memory chips and is extremely small in terms of force.
又、カラム切シ替え時の第１ワード線のディスチャージ
は、抵抗素チル２４を・通じて行なわれるが、これは、
従来からアクセス時間に比し、ディスチャージ期間がか
なυ長くとれるので、これを考慮する必要はなく、その
ため抵抗素子の値に９いては、ＪＪｌワード線のハイレ
ベルの値が、トランスフアゲ−） Ｑ１０と抵抗素チル
２４の抵抗比で決定する事を考慮して決定すればよい。Furthermore, the discharge of the first word line at the time of column switching is performed through the resistor element chill 24.
Conventionally, the discharge period can be taken a long time compared to the access time, so there is no need to take this into account.Therefore, if the value of the resistor element is 9, the high level value of the JJl word line will be the transfer voltage.Q10 This may be determined by taking into account that the resistance ratio of the resistor element chill 24 is determined.
第８図に示す爽綿例では、ｍ１ワード線ＩＷＬＩのディ
スチャージは主としてトランスファゲートＱＣｓを通じ
て行なわれるが、このトランジスタＱＣｓの閾値電圧分
だけは、抵抗素チル２５によって行なわれる。第９図に
示す実施例ではトランスフアゲ−）Ｑ１６のコントロー
ルゲートが第２ワードｇ２ＷＬに、ソースがカラム選択
線ＣＤに接続きれた例で、ディスチャージは１部抵抗素
チル２７によって行なわれる。本実施例では、第１０図
に示す信号２ＷＬの信号を使用する。In the example shown in FIG. 8, the m1 word line IWLI is mainly discharged through the transfer gate QCs, but only the threshold voltage of this transistor QCs is discharged by the resistor element 25. In the embodiment shown in FIG. 9, the control gate of the transfer gate Q16 is connected to the second word g2WL and the source is connected to the column selection line CD, and the discharge is partially performed by the resistor element chill 27. In this embodiment, the signal 2WL shown in FIG. 10 is used.
第１１図は、スタティックＲＡＭの典型的なメモリ・セ
ルＭＣｋ１の回路図を示すものである。負荷素子１１０
、 １１１はｐチャネルＭＯ８ＦＥＴでも、高抵抗多結
晶シリコンでも良い。負荷素子１１０，１１１をＭＯ８
ＦＩｉｉＴで構成する場合は第１１図に示すように、点
線によってＭＯ８ＦｌｕＴ １１０ 、１１１のゲート
に接続される。第１２図は、高抵抗多結晶シリコンメモ
リ・セル形式に対する本発明の実施例を示す平面図、第
１３図がその断面図である。第１２図、第１３図におい
て第１１図の回路素子と対応するｆＬβ分には同一の符
号を付す。ここでビット線ＢＬｋ １＋ ＢＬｋ＋は、
第１２図では図示していないが、第１３図に示すように
一般にアルミニウムによって形成されている。また第１
２図、・第１３図に示すように、丸で囲んだ点線はトラ
ンジスタ１１２〜１１５を示している。第２ワード線２
ＷＬＦｉ、第１ワード線ｔＶＶＬの上に第２層多結晶シ
リコンを使用して形成している。第２層多結晶シリコン
はそれによって高抵抗負荷１１０．１１１も形成するが
、部分的に拡散あるいは第３の低抵抗層（例えばＭｏＳ
ｉ、層）を積層する事によシ低抵抗化され、第２ワード
ｆｌ’Ｊ ２ＷＬとして十分使用し得る。FIG. 11 shows a circuit diagram of a typical memory cell MCk1 of static RAM. Load element 110
, 111 may be p-channel MO8FETs or high-resistance polycrystalline silicon. Load elements 110 and 111 are MO8
When configured with FIiiiT, as shown in FIG. 11, it is connected to the gates of MO8FluT 110 and 111 by dotted lines. FIG. 12 is a plan view and FIG. 13 is a cross-sectional view of an embodiment of the present invention for a high resistance polycrystalline silicon memory cell format. In FIGS. 12 and 13, fLβ components corresponding to the circuit elements in FIG. 11 are given the same reference numerals. Here, the bit line BLk 1+ BLk+ is
Although not shown in FIG. 12, as shown in FIG. 13, it is generally made of aluminum. Also the first
As shown in FIGS. 2 and 13, dotted lines surrounded by circles indicate transistors 112 to 115. Second word line 2
WLFi is formed using a second layer of polycrystalline silicon on the first word line tVVL. The second layer polycrystalline silicon thereby also forms a high resistance load 110,111, but is partially diffused or a third low resistance layer (e.g. MoS
By stacking the layers (i, layer), the resistance can be lowered and it can be sufficiently used as the second word fl'J2WL.
これによυ、従来に比し、メモリ・セルの面積が全く増
加することなく、低消費電力化可能である。This makes it possible to reduce power consumption without increasing the area of the memory cell at all compared to the conventional method.
また第１４図に示すように１つの第２ワード線２ＷＬｉ
ｊの面側に２つの第１ワード線ＩＷＬＩ 、 ＩＷＬｊ
を配置することによシ、第１５図、第１６図で示される
ように、第２ワード線２ＶＪＬＩｊを２つの第１ワード
線ＩＷＬｉ 、 ＩＷＬｊで共用する事が出来る。本実
施例では、第２ワード線の抵抗を減少させ、第２ワード
線の遅延を少なくする意味で、第２ワード線を第１６図
に示すように広く形成することが望ましい。Further, as shown in FIG. 14, one second word line 2WLi
Two first word lines IWLI and IWLj on the surface side of j
By arranging , the second word line 2VJLIj can be shared by the two first word lines IWLi and IWLj, as shown in FIGS. 15 and 16. In this embodiment, it is desirable to form the second word line wide as shown in FIG. 16 in order to reduce the resistance of the second word line and the delay of the second word line.
以上の説明では第２ワード線を多結晶シリコンによりて
形成した場合を示したがこれに限定されるものではなく
第２ノー目のアルミニウム層によって第２ワード線を形
成してもよ１／、。この」４合、多結晶シリコンによっ
て形成した場合に比べ、４ ’ワード線からさらに離間
しているため、容１ｔや；減少し、またアルミニウムは
比抵抗も低いためさらに遅延時間が短縮する利点を有し
ている。In the above explanation, the case where the second word line is formed of polycrystalline silicon is shown, but the present invention is not limited to this, and the second word line may be formed of a second No. 1 aluminum layer. . Since this 4' line is further away from the 4' word line than when it is formed of polycrystalline silicon, the capacitance 1t decreases, and since aluminum has a low resistivity, it has the advantage of further shortening the delay time. have.
以上、説明したように本発明に係る半導体記憶装置では
、１つの第２ワード線が選択されても、従来と異な凱そ
れにつながっているすべてのメモリ・セルは活性化され
ない。その第２ワード線に接続されでいる多数の６７４
１ワード線の中、唯一の第１ワード線が選択でれ、その
ｋｒＪ１ワード°線をて直接されているメモリ・セルの
みが活性化さｉする。As described above, in the semiconductor memory device according to the present invention, even if one second word line is selected, all the memory cells connected to it are not activated, which is different from the conventional method. A number of 674 connected to that second word line.
Only the first word line among the one word line is selected, and only the memory cells directly connected to that krJ1 word line are activated.
そのため必要なメモリ・セルの情報のみか、ビット線に
出力され、従来のように不必賛なメモリ・セルまで活性
化せ“ずにすむ。メモリ・セルを活性化すると、消費電
力が増加するが、本発明により、一部のメモリ・セルの
み活性化するため低消費電力のメモリが提供できる。Therefore, only the necessary memory cell information is output to the bit line, eliminating the need to activate undesirable memory cells as in the past. Although activating memory cells increases power consumption, According to the present invention, a memory with low power consumption can be provided because only some memory cells are activated.
例として、３２にワード×８ビット構成のスタティック
ＩＬＡＩ’ｖ１において、従来では１つのワード線につ
ながるメモリ・セルの数は、ワード＆！２分割方式で２
５６であシ、１度に２５６個のメモリ・セルを活性化す
る必要があった。本発明によれば、第１ワード線に８個
づつのメモリ・セルを接続する事により、１度に必要な
８ピット分のメモリ・セルのみが活性化される事になる
。すなわち８／２５６ ＝ｌ／３２に消ヱし１ａ力を激
減できる。このメモリ・セル周辺で消費される′電力は
、全メモリチップ内部で消費される電力の９０％以上を
しめるので、本発明によって極めて低消費電力のメモリ
・チップの製造が可能となる。超大規模県債回路の素子
数が、熱の問題で制限される事を考えると、本発明によ
シ高集４ｊ’を密度のメモリの製造も可能になる。又、
余ったパワを適正に分配する事により、メモリの高速化
にも寄与する。As an example, in a static ILAI'v1 with 32 words x 8 bits configuration, conventionally the number of memory cells connected to one word line is word &! 2 split method
56, it was necessary to activate 256 memory cells at one time. According to the present invention, by connecting eight memory cells to each first word line, only the memory cells for eight pits required are activated at one time. In other words, it disappears to 8/256 = l/32, and the 1a force can be drastically reduced. Since the power consumed around the memory cell accounts for 90% or more of the power consumed inside the entire memory chip, the present invention makes it possible to manufacture a memory chip with extremely low power consumption. Considering that the number of elements in a very large scale circuit is limited by thermal issues, the present invention also enables the fabrication of memories with a high density of 4j'. or,
Appropriate distribution of excess power also contributes to faster memory speeds.
第１図は、従来の半導体記憶装置の構成図、第２図は、
本発明に係る半導体記憶装置の基本構成図、第３図は、
本発明に係る半導体記憶装置の第１の実施例を示す図、
第４図乃至第９図はそれぞれ本発明に係る半導体記憶装
置の他の実施例を示す図、第１Ｏ図は、本発明に係る半
導体記憶装置を説明するための波形図、第１１図は、本
発明に係る半導体記憶装置のメモリ・セルの一実施例を
示す回路図、第１２図は本発明に係る半導体記憶装置の
一実施例を示すｕＦ−面図、第１３図は第１２図におい
てＡ−Ａ線に沿って切断した断面図、第１４図乃至第１
６図はそれぞれ本発明に係る半導体記憶共ｂＴＬＶ）他
の実施例を示す４ｉ’ｌ成図、平而図及び平面図におい
てＢ−１３ｉｌに沿って切１祈した断面図である。図に
おいて、
ＩＷＬ、 〜ＩＷＬＮ−・・−第１ ワード線。
ＭＣ□ −ＭＣ； 、 ＭＣｊ−ＭＣＨ・・・メモ・リ
拳セル。
２ＷＬ・・・第２ワード線、 ＷＡ・・・ワード線中
継回路。
Ｔ几、 Ｉｌｌ几Ｎ・・・スイ ッチ手段。
ＷＬＤ・・・ワード線駆動回路◎
（７３１７） 代理人 弁理士 側近、矩゛佑 （ほ
か１名）工１図
策２図
Ｃ５ｏ Ｃ
５Ｎ輩３図
乙す子ψＬ
ψＬ市
１図
策６図
ＣＤ Ｃ，Ｄ
第７図
筆Ｌ７ 図
ＩＷＬＬ−一−パーーーへ１−一
筆１１図
第１３図
輩ｌｆ図
箪１６ｒ２ＪFIG. 1 is a configuration diagram of a conventional semiconductor memory device, and FIG.
The basic configuration diagram of the semiconductor memory device according to the present invention, FIG.
A diagram showing a first embodiment of a semiconductor memory device according to the present invention,
4 to 9 are diagrams showing other embodiments of the semiconductor memory device according to the present invention, FIG. 1O is a waveform diagram for explaining the semiconductor memory device according to the present invention, and FIG. A circuit diagram showing an embodiment of a memory cell of a semiconductor memory device according to the present invention, FIG. 12 is a uF-plane view showing an embodiment of the semiconductor memory device according to the present invention, and FIG. Cross-sectional views taken along line A-A, Figures 14 to 1
6 is a sectional view taken along B-13il in a 4i'l diagram, a physical diagram, and a plan view showing other embodiments of the semiconductor memory (bTLV) according to the present invention, respectively. In the figure, IWL, ~IWLN-...-first word line. MC□ -MC; , MCj-MCH...Memory cell. 2WL...Second word line, WA...Word line relay circuit. T, Ill, N...Switch means. WLD...Word line drive circuit ◎ (7317) Agent Patent attorney Close aide, Keiyu (and 1 other person) Engineering 1 Plan 2 Diagram C5o C
5N 3rd drawing Otsuko ψL ψL city 1 drawing 6 drawing CD C, D 7th drawing L7 drawing IWLL-1-pa-to 1-1 stroke 11 drawing 13th drawing lf drawing 16r2J
Claims (1)
ワード線と、この複数個の第１ワード線に接続された第
２ワード線と、この第２ワード線とカラム選択系の信号
によって前記第１ワード線を活性制御する制御手段とを
具備したことを特徴とする半導体記憶装置。 （２）前記第１ワード線を非選択時に、選択時とは逆位
相の電位とする手段を具備したことを特徴とする特許 装置。 （３）前記第１ワード線と第２ワード線を積層形成する
ことを特徴とする前記特許請求の範囲第１項または第２
項記載の半導体記憶装置。 （４）前記制御手段をＭＯＳＦＥＴで構成することを特
徴とする前記特許請求の範囲第１項記載の半導体記憶装
置。 （５）前記制御手段を、ゲートを第２ワード線に接続さ
れ、１つの端子をカラム選択系の信号に接続され、他の
端子を第１ワード線に接続されたＭＯＳＦＩ（Ｔで構成
することを特徴とする、前記特許請求の範囲第４項記載
の半導体記憶装置。 （６）前記制御手段を、ゲートをカラム選択系の信号に
接続され、１つの端子を第２ワード綜に接続し、他の端
子を第１ワード線に接続されたＭＯＳＦＥＴで構成する
ことを特徴とする前記特許Ｉｌｉｊ求の範囲第４項記載
の半導体記憶装置。 （力前記手段をＭＯＳＦＥＴ快だは抵抗素子の内少なく
とも１つによって構成することを特徴とする前記特許請
求の範囲第２項記載の半導体記憶装置。 （８）前記メモリ・セルが、ドレインとゲートを互イニ
交鎖結合しタ１ 対ノＭＯＳＦＢＴ トコｃＤＭＯｓＦ
ｈｉＴのドレインに接続され、他一端が１対のピット繍
に結合された、８１）１ワード線によって制御きれるト
ランスファゲートから構成されることを特徴とする前記
特許打Ｉス求の範囲第１項または第２項記載の半導体記
憶装置。 （９）前記メモリ・セルが１対の高抵抗多結晶シリコン
負荷を有するスタティック型メモリ・セルによって構成
され、この高抵抗多結晶シリコン負荷を形成している多
結晶シリコン層を選択的に低抵抗化し、これを第２ワー
ド線としで使用することを特徴とする特許 導体記憶装＋１。 α０前記第２ワード線が第２層目に形成されるアルミニ
ウムによって形成されることを特徴とする第１項または
第２項記載の半導体記憶装置。[Claims] (1) A plurality of first memory cells connected to a plurality of memory cell groups.
A word line, a second word line connected to the plurality of first word lines, and a control means for controlling the activation of the first word line by a signal related to the second word line and column selection. A semiconductor memory device characterized by: (2) The patented device is characterized in that it includes means for setting the first word line to a potential in phase opposite to that when it is selected when it is not selected. (3) Claim 1 or 2 characterized in that the first word line and the second word line are formed in a laminated manner.
The semiconductor storage device described in 1. (4) The semiconductor memory device according to claim 1, wherein the control means is constituted by a MOSFET. (5) The control means is constituted by a MOSFI (T) whose gate is connected to the second word line, one terminal is connected to a column selection system signal, and the other terminal is connected to the first word line. A semiconductor memory device according to claim 4, characterized in that: (6) the control means has a gate connected to a column selection signal and one terminal connected to a second word helix; The semiconductor memory device according to item 4 of the scope of the patent Ilij, characterized in that the other terminal is constituted by a MOSFET connected to the first word line. 2. The semiconductor memory device according to claim 2, wherein the memory cell has a drain and a gate connected to each other in a cross-chain manner.
Clause 1 of the scope of the patent application, characterized in that the invention comprises a transfer gate that can be controlled by one word line (81), connected to the drain of a hiT, and the other end connected to a pair of pit lines. Or the semiconductor memory device according to item 2. (9) The memory cell is constituted by a static memory cell having a pair of high-resistance polycrystalline silicon loads, and the polycrystalline silicon layer forming the high-resistance polycrystalline silicon loads is selectively reduced in resistance. Patented conductive memory device +1, characterized in that the conductive memory device is made of a metal oxide, and is used as a second word line. α0 The semiconductor memory device according to item 1 or 2, wherein the second word line is formed of aluminum formed in a second layer.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138573A JPS5930294A (en) | 1982-08-11 | 1982-08-11 | Semiconductor storage device |
| US06/517,419 US4618945A (en) | 1982-08-11 | 1983-07-26 | Semiconductor memory device |
| DE19833328042 DE3328042A1 (en) | 1982-08-11 | 1983-08-03 | SEMICONDUCTOR STORAGE DEVICE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138573A JPS5930294A (en) | 1982-08-11 | 1982-08-11 | Semiconductor storage device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62122508A Division JPH0719473B2 (en) | 1987-05-21 | 1987-05-21 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930294A true JPS5930294A (en) | 1984-02-17 |
| JPS6258077B2 JPS6258077B2 (en) | 1987-12-03 |
Family
ID=15225285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138573A Granted JPS5930294A (en) | 1982-08-11 | 1982-08-11 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930294A (en) |
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|---|---|
| JPS6258077B2 (en) | 1987-12-03 |
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