JPS5925475B2 - 電子時計の時刻修正機構 - Google Patents

Description

【発明の詳細な説明】 本発明は、ディジタル式電子時計（以下、ディジタル式
時計と略す）の時刻修正機構に関し、入力機構に周回ス
イッチを用い、周回スイッチの操作により、時刻修正状
態でアナログ式時計の時刻修正状態に近い速送り感及び
自走感を得ることを目的とする。

本発明は、ディジタル式時計の時刻修正用人力機構に、
アナログ式時計に多用されているリューズ方式の周回ス
イッチを用い、そのスイッチの回転速度により、表示部
の自走する速度を変化させ、かつ修正量もスイッチの回
転量により変化させながら時刻修正を行うことを特徴と
する。

従来、ディジクル式時計の入力部には、ブツシュボタン
式が用いられ、時刻修正機構もそのブツシュボタンが用
いられていた。

しかしアナログ式時計での修正状態では指針はリューズ
と連動して動いたので、使用者自身がリューズと針の動
きの連携を感じとれたため、アナログ式時計の修正方法
に慣れた人にとっては、ディジタル式時計のブツシュボ
タンによる時刻修正方法にはなじみが薄かった。

またディジタル式時計の修正機構入力部に周回スイッチ
を用いた時計も現れたが、表示９と自走感を持たせよう
とすると、速送りの周波数をある程度低く抑えなければ
ならず、スイッチの回転量に比較して修正量が少なくな
り、逆に速送り量を多くしようとするき、速送りの周波
数が高くなり、そのため表示が時刻から時刻へと飛躍し
たように見える異和感があった。

本発明では、回路内でスイッチの０Ｎ−ＯＦＦの速度を
数段階に識別し、かつその識別した速度に関する情報を
複数個のメモリーに記憶させ、そのメモリー内の情報に
より、つまりスイッチの入力速度により、時刻修正の速
送りの速度と修正量を対応させ決定している。

これにより表示に自走感が得られる速送りの周波数で修
正を用いながらも、メモリーに記憶させたスイッチ入力
速度に関する情報により、スイッチＯＦＦ後にも速送り
修正を行なわせることができ、スイッチＯＦＦ後の時刻
修正書もメモリーの個数により調整できる。

また、スイッチＯＦＦ後にも速送り修正を行うため、そ
の量をメモリーの個数により調整しておけば、スイッチ
ＯＦＦ後に時刻修正の余韻が残り、スイッチの回転と速
送りの関係も感覚的にアナログ式時計の時刻修正状態に
近いものとなる。

以下、本発明による回路−例を説明する。

なお、以下の説明においてスイッチの入力速度はスイッ
チの０Ｎ−ＯＦＦ時間間隔に対応している。

時刻修正機構における入力部は、第１図内のスイッチＳ
１きＳ２である。

Ｓ２はリセットスイッチであり、Ｓ２がＯＮの後に８１
の入力は可能さなるように設定する。

回転スイッチＳ１が０Ｎ−ＯＦＦを繰り返す度に、入力
信号はチャタリング防止回路１を経てフリップフロップ
２のＤに入力される。

以下、２を経てからフリップフロップ３゜４へと入力さ
れ、ＡＮＤゲート５から２のＱ及び３のＱから、後述す
る記憶回路１５内の各メモリーの番地を指定するべき書
き込みアドレス用の微分信号を得る。

さらにＡＮＤゲート６から、３のＱ及び４の回から、後
述するスイッチ入力速度測定用のカウンタ１１の内容を
リセットするべき微分信号を得る。

それぞれの微分信号はＣＬａの周波数により、パルス幅
が決定される。

パルス幅は微小に設定する。

以上、２のＤへのスイッチ入力信号、５の出力及び６の
出力のタイム・チャートを第３図に掲載する。

次に、スイッチ入力速度検出用のカウンタ１１と同カウ
ンタの制御部について説明する。

カウンタ１１は、複数のフリップフロップの分周回路で
構成されている。

カウンタ１１はリセットスイッチＳ２のＯＮにより、チ
ャタリング防止回路７及びＯＲゲート９を経て、カウン
タの内容にリセットがかかる。

同時に９からのリセット信号はＳＲラッチ１０を経て、
アンドゲート８を開き、カウンタ１１にクロック信号Ｃ
Ｌｂを入力させる。

このラッチ１０は、１１から１５へのデータ送りに際し
インバータ１２を通して制御される。

カウンタ１１は、Ｓｌの入力によるＡＮＤゲート６の出
力信号であるリセット信号が１１のリセットに入力する
までの時間をカウントする。

６にリセット信号が現われるきカウンタ１１は、リセッ
トがかかるがリセットがかかる寸前に、ＡＮＤゲート５
の出力であるメモリー書き込み用微分信号の立上りのタ
イミングで、カウンタ内の各分周段のフリップフロップ
の内容をデータ・パス３２を通して記憶回路１５に書き
込む。

スイッチＳ、０Ｎ−ＯＦＦ−ＯＮ時間間隔は、６のリセ
ット信号の時間間隔と一致するが、それぞれのリセット
信号間の時間間隔は、カウンタ１１にリセットがかかっ
た瞬間のカウンタ内の各分周段のフリップフロップの内
容で識別できる。

そこでスイッチ０Ｎ−ＯＦＦの時間間隔を数段階に識別
するさきそれぞれの分岐時間に、Ｑあるいは互の内容が
Ｈｉｇｈ（以下、Ｈと略す）あるいはＬｏｗ（以孔と略
す）となるような分周段のフリップフロップのＱあるい
は回の内容がデータバス３２を経て、後述の記憶回路１
５を構成するメモリー内の各ラッチ（第２図参照）のデ
ータＤへき導かれる。

先にフリップフロップ２のＱから出力されたスイッチ入
力信号は、ＡＮＤゲート５に入力し、かつ１３のクロッ
クとなる。

１３は記憶回路１５内の各メモリーへの書き込みアドレ
ス作成用のカウンタである。

１３のカウンタは２のＱ出力のクロックにより、１４の
ＮＡＮＤゲート、Ｗ１〜Ｗｎのいずれかを選択する。

１４のＮＡＮＤゲートのいずれかがカウンタ１３の出力
、：ＡＮＤゲ゛−ト５の出力微分信号のＮＡＮＤをきり
、５の微分信号パルスが入力したとき、カウンタ１１の
内容を記憶回路１５のメモリーに書き込む。

記憶回路１５内の各メモリーは第２図のように構成され
ている。

第２図は第１図のスイッチ入力速度記憶回路１５の一メ
モリー分を示す回路図である。

それぞれのフリップフロップのＣＬ大入力第１図に示す
１４のＷ１〜Ｗｎの、ＮＡＮＤゲート出力である。

すなわち第２図はそのうちの一つのＮＡＮＤゲートＷに
接続する記憶回路の一メモリ一部を示している。

つまりＷ１〜Ｗｎの全てのＮＡＮＤゲート出力にそれぞ
れ第２図のようなフリップフロップ群が速度記憶用メモ
リーとして接続されている。

そしてそれぞれのメモリーのＱ出力が読み出しアドレス
作成用カウンタ１８の出力Ｒ１〜Ｒｎとで第２図の３５
のＡＮＤＮ−ゲート群りＡＮＤを取られ１９の多入力Ｏ
Ｒ群に入力している。

１４のＷ１〜ＷｎのＮＡＮＤゲートは書き込みアドレス
作成用カウンタで順次指定される。

そして１４のＷＮＡＮＤゲートで指定される記憶回路１
５内のメモリー（第２図のフリップフロップ群で構成）
にデータバス３２を介して、スイッチ入力測定用カウン
タ１１の内容を書き込む。

データバス３２は第２図のフリップフロップ群のＤ端子
に接続される。

１５からの速度データの読み出しはＮＡＮＤゲートＷ１
が出力されるき、すなわち記憶回路１５内の第一のメモ
リーに１１の内容が書き込まれたと同時に１７のＱが「
１」きなって、ＡＮＤゲート１６をＯＮさせる。

すなわち読み出しアドレス作成用カウンタの出力がＲ１
を介して第２図の３５のＡＮＤＮ−ゲート群Ｎさせる。

ここでＡ、ＮＤケ−ト１６は１５内の第一のメモリーの
３５のＡＮＤＮ−ゲート群力している。

これによって１５内の第一のメモリー内に格納されてい
た速度データがＯＲゲート群１９へ出力されてセレクタ
２０で２１のＡＮＤゲートのいずれを選択するかの選択
信号を発生する。

２１では速度データにより、高速度にはＣＬＣ−１〜Ｃ
ＬＣ−ｎのうちの高周波数クロックを、低速時には低周
波数クロックを選択する。

選別された一つのクロック信号はＯＲゲート２２を介し
てカウンタ２３に入力される。

２３のカウンタとＡＮＤＮ−ゲート群はスイッチＳ□の
０Ｎ−ＯＦＦ時間間隔に応じて１回の開閉で発生する修
正パルスの数を決めるためのものである。

まずカウンタ２３では２１で選択されたクロック信号を
計数する。

２３のカウンタの各分周段のＱ出力は２５のＡＮＤＮ−
ゲート群力されている。

２５ではセレクタ２０の出力でいずれかのＡ、 Ｎ Ｄ
ゲートが指示されている。

セレクタ２０の出力によってＡＮＤゲ゛−トが指定され
るこきにより、０Ｎ−ＯＦＦ時間間隔、すなわち、スイ
ッチの０Ｎ−ＯＦＦ速度に応じた１回の修正パルス数に
カウンタ２３が到達したことを検出する。

この出力によって修正クロック、すなわち早送り信号の
修正パルス数が決定される。

２５のいずれかから「１」が出力される度に、２７．２
６のＯＲゲートを介してカウンタ２３がり゛セットされ
ると共に読み出しアドレス作成用カウンタ１８にクロッ
ク信号が入力され、読み出しアドレスが一つ進む。

そして次のＲ２（図示せず）により１５内の第二のメモ
リーが指定され、その速度データにより修正信号の周波
数さパルス数が決定され、第一のメモリーの場合と同様
に動作する。

ラッチ２４はカウンタ２３のリセット信号を作るための
微分回路である。

これらの動作はＳｌの０Ｎ−ＯＦＦが終了後もそれと無
関係になされる。

１・８のカウンタは２６に「１」が出力する毎に一つず
つ進み、１５内のメモリーを順次指定していくためであ
る。

このため記憶回路１５内のデータが順次書き替えられて
更新され、すべてのメモリーにスイッチＳ１の開閉速度
が零であることを示すカウンター１１のデータが書き込
まれた時にはじめてセレクタ２０は速度零を検出して修
正を停止する。

２２のＯＲゲ゛−トを出力したクロックパルスによる速
送りは、２８の時間計数用カウンタ、２９のデコーダ、
３０の表示部用ドライバーを経て、表示部３１の表示に
具現する。

この修正機構では、カウンタ１１内の分周段のフリップ
フロップを適宜選ぶこきにより、スイッチ０Ｎ−ＯＦＦ
速度を任意に識別できる。

またセレクタ２１の各ＡＮＤゲートに入力するＣＬｃを
選べば、速送りの速度を可変でき、２５のセレクター人
力する信号を出力するカウンタ２３の分周段フリップフ
ロップを適宜選べばスイッチＳ１の１回の０Ｎ−ＯＦＦ
による連送リクロツクのパルスの個数、つまり時刻修正
量を調整できる。

また記憶回路内のメモリーに記憶されたスイッチＯＮ−
〇ＦＦ速度に関する情報は、スイッチＳ１がＯＦＦ後に
も、アドレスカウンタ１８がリセットされないことから
読み出しが行なわれ、記憶回路１５の内容がすべて更新
されるまでの一定時間記憶されていた情報に応じた周波
数のクロックで所定量の速送り修正が行なわれるこさか
ら、スイッチＯＦＦ後にも修正の余韻が残り、機械式時
計の修正操作に似た操作感を得ることができる。

このように、周回スイッチＳ２の回転速度、すなわち入
力速度に対応させて速送り修正の速度を選択でき、また
メモリーを利用するこさにより、修正量も充分なものが
得られ、ディジタル式時計の修正感覚が、アナログ式時
計修正時の感覚に近くなる。

さらに、第４図に示すように、第１図の時刻修正機構で
生みだされる速送りクロック（第１図中のＯＲゲート２
２の出力）を、アップとダウンの２個のカウンタのいず
れかをスイッチにより選択可能として入力させれば、ア
ナログ式時計のように時刻の前進や後退が意のままきな
る。

その場合回転スイッチも、回転させる方向により時刻の
前進や後退を選べれば、さらにアナログ式時計に近い時
刻修正時の感覚が得られる。

第４図において、５１−ａは時刻前進修正用スイッチ、
５１−ｂは時刻後退修正用のスイッチであり、３６は第
１図と同様な修正回路、３７は減算カウンター、３８は
加算カウンターをそれぞれ示している。

３６の出力は第１図ＯＲゲート２２の出力に対応し、前
進か後退かによって３７．３８のいずれかのカウンター
に入力されて、前進、後退に応じて加算、減算が行なわ
れる。

また周回スイッチからの出力部（第１図における１のデ
ータＤへの入力部）にインバータを付随させるさ、１の
Ｄには通常Ｈレベルで、ＳｌがＯＮのときにＬレベルと
なる。

これにより得られる効果としては、周回スイッチが接点
から離れ、つまりＯＦＦしたときスイッチ入力の機械音
が発生した後に１のＤへの信号入力が起こり、その結果
として時刻修正もスイッチ音の後に行なわれることとな
る。

スイッチ音が時刻修正に先行することにより、感覚的に
時刻修正に円滑性が得られる。

このように、本発明により得られる効果は多大なものが
あり、その応用範囲も極めて広い。

【図面の簡単な説明】

第１図は本発明の一実施例を示す。 第１図中で８１は周回スイッチ、Ｓ２はリセットスイッ
チ、１及び７はチャタリング防止回路、１１，１３゜１
８．２３はカウンタ、１５は記憶回路（その構成は第２
図に示すメモリーの複数個の集合体である）、２０は１
５の記憶回路からの情報を選別するセレクタ、２８は計
数回路、２９はデコーダ、３０は表示駆動用ドライバー
、３１は表示部である。 第２図は、第１図内１５の記憶回路を構成するメモリー
の１個である。 第３図は、第１図内のＳｌ、２のり、２のＱ、３のＱ、
４のＱｌ クロックＣＬａ 、５及び６の力のタイム
チャートである。 第４図は、時刻前進及び後退の機構に付属した本発明に
よる時刻修正機構。 Ｓ＋ −ａは時刻前進用％、Ｓ、−ｂは時刻後退用の周
回スイッチ。 ３６は本発明による時刻修正機構。 ３７は減算カウンタ、３８は加算カウンタ。 ３７．３８の出力は時計回路内のデコーダ部へと導れて
いる。

Claims (1)

【特許請求の範囲】
1. １ 発振器、分周器、デコーダ及び光学的表示素子を用
   いた表示部を有する電子時計において、外部操作部材と
   しての周回スイッチ、前記周回スイッチの回転速度を測
   定するための測定回路、前記測定回路によって測定され
   た回転速度に関する情報を周期的に記憶する記憶回路、
   前記記憶回路の情報を読み出すアドレスカウンター、前
   記記憶回路に記憶された回転速度に関する情報に応じた
   早送り速度で時刻修正を行なう修正回路、及び前記修正
   回路から発せられる修正パルスの数を計数するカウンタ
   ーを具備し、前記記憶回路は前記測定回路によって測定
   された異なる時刻の回転速度に関する情報を複数個記憶
   し、前記アドレスカウンターのアドレスは前記カウンタ
   ーの出力により修正パルス数が所定値に達するごとに進
   められ前記アドレスカウンターは前記周回スイッチの停
   止後においても前記記憶回路の読み出しを順次行なうこ
   さにより前記修正回路は前記記憶回路の複数個の情報が
   すべて書き替えられるまで時刻修正が継続するこさを特
   徴とする時刻修正機構。