JPS5924328A - Interruption controlling system - Google Patents
Interruption controlling systemInfo
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- JPS5924328A JPS5924328A JP13219082A JP13219082A JPS5924328A JP S5924328 A JPS5924328 A JP S5924328A JP 13219082 A JP13219082 A JP 13219082A JP 13219082 A JP13219082 A JP 13219082A JP S5924328 A JPS5924328 A JP S5924328A
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- interruption
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は割シ込み制御方式の改良に関するものであυ、
更に詳しくはディジーチェイン方式を用いた割り込み制
御方式の改良に関するものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to an improvement in an interrupt control method.
More specifically, the present invention relates to an improvement of an interrupt control method using a daisy chain method.
一般に、ディジーチェイン方式を用いた割り込み制御回
路は、第１図に示すような構成である。Generally, an interrupt control circuit using the daisy chain method has a configuration as shown in FIG.
すなわち、ＣＰＵＩとｎ個のｌ１０（ｌ１０２１゜ｌ１
０２２、・・・、ｌ１０２ｎ）とから成り、ＣＰＵ１は
、各Ｉ１０に対し、共通の割り込み要求信号ｉ堰３およ
び゛ルｌ］り込みペクタ信号線４を介して接続され、又
、ＣＩ−’ Ｕ １は、ｌ１０２．と割り込み応答信号
線５・を介して接続され、ｌ１０２ｒとＩ ／ Ｏ２ｒ
＋＋（ｒ：ｎより小さい自然数ンとは割シ込み応答信号
線５ｒを介して接続されている。That is, CPUI and n l10 (l1021゜l1
022, . U 1 is l102. and is connected via interrupt response signal line 5, l102r and I/O2r
++(r: A natural number smaller than n is connected to the interrupt response signal line 5r.
このような回路において、ディジーチェイン上最終段の
ｌ１０２ｎから割シ込み要求信号が発生した場合、まず
、ＣＰＵ１は、この割り込み要求信号に対する割り込み
応答信号を出力する。この割ｈ込み応答信号は、各Ｉ１
０において次々と次段に割シ込み応答信号線５ｒを介し
て伝達されてＩ／′０２ｎに供給される。そして、この
割り込み応答信号を供給されたｌ１０２ｎは、割り込み
ベクタ信号＃！４を介して割〕込みペクタをＣＰＵＩに
出力する。ＣＰＵ１ｔｊこの割シ込みペクタに基づいて
割シ込み処理を行なう。In such a circuit, when an interrupt request signal is generated from l102n at the final stage in the daisy chain, the CPU 1 first outputs an interrupt response signal in response to the interrupt request signal. This interrupt response signal is for each I1
0, it is transmitted one after another to the next stage via the interrupt response signal line 5r and supplied to I/'02n. The l102n supplied with this interrupt response signal then sends the interrupt vector signal #! 4 to output the interrupt vector to the CPUI. The CPU 1tj performs interrupt processing based on this interrupt vector.
しかし、上記のような割シ込み方式においては、ディジ
ーチェイン上最終段のｌ１０２ｎの前に接続されるＩｌ
ｏの数が多い場合、又はＣＰＵＩからｌ１０２ｎまでの
距離が長い場合、割シ込み応答信号の転送時にスキニー
や遅れなどが生じる。従って、このような場合、ｌ１０
２ｎから出力される割シ込みペクタは正しくＣＰＵＩに
転送されないという欠点があった。However, in the above interrupt method, the Il connected before the final stage l102n on the daisy chain
If there are a large number of o's or if the distance from the CPUI to the l102n is long, skinny or delay may occur during the transfer of the interrupt response signal. Therefore, in such a case, l10
There was a drawback that the interrupt vector output from the 2n was not correctly transferred to the CPUI.
〔発明の目的〕
本発明は上記欠点に鑑みなされたもので、その目的は、
ＣＰＵに対しディジーチェイン方式で接続された複数台
のＩｌｏのうち、最終段のＩｌｏが割シ込み要求信号を
出力した場合、この最終段のＩｌｏは割り込みペクタを
出力しなくても正しい割シ込みが行なわれるようにする
ことである。[Object of the invention] The present invention has been made in view of the above-mentioned drawbacks, and its object is to:
If the final Ilo among multiple Ilo's connected to the CPU in a daisy chain manner outputs an interrupt request signal, the final Ilo will issue a correct interrupt even if it does not output an interrupt vector. The goal is to ensure that this is carried out.
電光ｒ！Ａｔｔ、ＣＰＵと、？ニー （１：） ＣＰ
ＵＫ対し、７’（ジ−チェイン方式によシ接続された（
ｎ−１）台のＩｌｏと、ＣＰＵに対し、前記（ｎ−１）
台のＩｌｏのうち最終段のＩｌｏよりもディジーチェモ
ノ上離れた位置に、割り込み要求信号線のみを介して接
続され、割カ込み要求信号のみを出力するようにされた
第ｎ番目のＩｌｏとから成り、各Ｉ１０から出力される
割シ込みペクタが無いときは、割り込みベクタ信号線の
状態を所定の状態となるように構成し、第ｎ番目のＩｌ
ｏから割り込み要求信号が出力された場合、ＣＰＵは、
この割り込み要求信号に応じて割り込み応答信号を出力
（７、一定時間の後、このときの割り込みペクタ信号線
における所定の状態に応じて割り込みを行なうようにし
て上記目的を達成した。Lightning r! Att, CPU and? Knee (1:) CP
For UK, 7' (connected by G-chain system)
For the (n-1) Ilo and CPU, the (n-1)
The n-th Ilo is connected to a position further away from the final stage Ilo on the digital processor via only the interrupt request signal line, and outputs only the interrupt request signal. When there is no interrupt vector output from each I10, the state of the interrupt vector signal line is configured to be a predetermined state, and the n-th Il
When an interrupt request signal is output from o, the CPU:
The above object was achieved by outputting an interrupt response signal in response to the interrupt request signal (7).After a certain period of time, an interrupt is performed in accordance with a predetermined state of the interrupt vector signal line at that time.
ｒ発明の実施例〕 以下図面を参照して本発明の一実施例を説明する。Embodiments of the invention] An embodiment of the present invention will be described below with reference to the drawings.
第２図は、本実施例を説明する為のブロック図である。FIG. 2 is a block diagram for explaining this embodiment.
図中、第１図に示した各部と同じものは同番号を付しで
ある。ただし、本実施例では、■１０を３台とし、ディ
ジーチェイン上最終段となるｌ１０２．は、割り込み要
求信号線３を介してのみＣＰＵ１と接続され、割り込み
ペクタ信号線４は８本のデータラインから構成されてい
るものとする。又、この割シ込みペクタ信号線４はプル
アップ抵抗６を介して電源Ｖ。。と接続されているも・
のとする。In the figure, the same parts as those shown in FIG. 1 are given the same numbers. However, in this embodiment, there are three units of ■10, and the final stage of the daisy chain is l102. is connected to the CPU 1 only via the interrupt request signal line 3, and the interrupt vector signal line 4 is composed of eight data lines. Further, this interrupt vector signal line 4 is connected to the power supply V via a pull-up resistor 6. . Although it is connected to
To be.
このように構成された回路において、Ｉ ／ Ｏ２１が
割り込み要求信号を出力した場合を説明する。A case will be described in which the I/O 21 outputs an interrupt request signal in the circuit configured as described above.
まず、ＣＰＵＩは、ｌ１０２．から転送された割シ込み
要求信号を受は取ると、割シ込み受は付は可能であれば
割り込み応答信号を割り込み応答信号線５０を介してｌ
１０２．に出力する。 ｌ１０２．は、割り込み要求信
号を出力していないので、割シ込み応答信号を割り込み
応答信号線５１を介して次段のｌ１０２．に出力する。First, the CPUI is l102. When the interrupt receiver receives the interrupt request signal transferred from
102. Output to. l102. Since it does not output an interrupt request signal, the interrupt response signal is sent to the next stage l102. through the interrupt response signal line 51. Output to.
同じく割り込み要求信号を出力していないＩ ／ Ｏ２
ｍは゛ディジーチェインの終端にあるため、この信号を
受けても何の動作も行なわない。I/O2 that also does not output an interrupt request signal
Since m is at the end of the daisy chain, it does nothing even if it receives this signal.
一方、ＣＰＵ１は、前述した割り込み応答信号を出力す
ると、これと同期して、割り込みペクタ信号線４の状態
を取り込む。第３図に割り込み要求信号線３、割り込み
応答ＧＴ号綜５０．割シ込みペクタ信号線４の各線上に
おける信号のタイミングを示す。ｌ１０２．が割シ込み
要求信号を発している場合、ＣＰＵ１は何ら割り込みペ
クタが出力され王いない割り込みペクタ信号＃Ａ４の状
態を取り込むことになる。このとき、シーＪり込みペク
タ信号線４はプルアップ抵抗６を介して一定電圧ＶＣＣ
に引き上けられている。従って、割り込みペクタ信号線
４における信号が正極性（１１”アクティブ）に定腺さ
れていれば、ＣＰＵＩは（ＦＦ）ｔｓの値を読み取るこ
とになる。この割り込みペクタ（ＦＦ）＋６をｌ１０２
３から出力された割υ込みペクタであると予め定餞して
おけば、ｌ１０２．は割シ込みペクタを出力しなくとも
ＣＰＵＩに対して正しく割り込みペクタを伝えることに
なる。On the other hand, when the CPU 1 outputs the above-mentioned interrupt response signal, it takes in the state of the interrupt vector signal line 4 in synchronization with this. FIG. 3 shows an interrupt request signal line 3, an interrupt response GT line 50. The timing of signals on each line of the interrupt vector signal line 4 is shown. l102. is issuing an interrupt request signal, the CPU 1 takes in the state of the interrupt vector signal #A4 for which no interrupt vector is output. At this time, the signal line 4 is connected to a constant voltage VCC through the pull-up resistor 6.
It has been raised to Therefore, if the signal on the interrupt vector signal line 4 is set to positive polarity (11" active), the CPU will read the value of (FF)ts.
If it is determined in advance that it is the interrupt vector output from l102. will correctly convey the interrupt vector to the CPUI without outputting the interrupt vector.
なお、ｌ１０２１又はｌ１０２．から割り込み要求が生
じたときは、従来のディジーチェイン方式により割り込
み処理が行なわれる。In addition, l1021 or l102. When an interrupt request is generated, the interrupt processing is performed using the conventional daisy chain method.
以上は、割り込みペクタ信号線における信号が正極性（
１”アクティブ）の場合についての説明である。しかし
、’ＪＪＵＦ）込みペクタ信号線における信号が負極性
（“０”アクティブ）の場合であっても、ＣＰＵに読み
取られるペクタの値が（００）１・に変わるだけであり
、同様の効果が得られる。In the above, the signal on the interrupt vector signal line has positive polarity (
This is an explanation for the case where the pecta signal line including 'JJUF) is of negative polarity ("0" active), but the pecta value read by the CPU is (00). 1. The same effect can be obtained.
以上説明したように、本発明によれば、ＣＰＵに対しデ
ィジーチェイン方式で接続された複数台のＩｌｏのうち
、最終段のＩｌｏから割り込み要求信号が出力された場
合、これに対する割り込み応答信号の転送時に生じるス
キ具−や遅れに影響されることなく、正しい割り込みベ
クトルに基づいて割り込み処理が行なわれる。As explained above, according to the present invention, when an interrupt request signal is output from the final stage Ilo among a plurality of Ilo connected to the CPU in a daisy chain manner, an interrupt response signal is transferred in response to the interrupt request signal. Interrupt processing is performed based on the correct interrupt vector without being affected by errors or delays that may occur.
又、本発明によれば、上記最終段のＩｌｏにおいて、割
シ込みベーク１り・出力回路が不要となる。Further, according to the present invention, an interrupt bake 1/output circuit is not required in the final stage Ilo.
第１図はディジーチェイン方式を用いた従来のｆｓ’Ｊ
シ込み方式を説明する為のブロック図、第２図は本発明
方式を説明する為のブロック図、第３図は、割り込み要
求信号線、割り込み応答信号線、割り込みペクタ信号線
夫々の信号線上における信号のタイミングを示すタイミ
ングチャートである。
１ ・・・ＣＰ Ｕ ２１．２ｍ、２ｍ ”・Ｉ ／
Ｏ３・・・割や込み要求信号線
４・・・割り込みベクタ信号線
５ｏ、 ５１・・・割り込み応答信号線６・・・プルア
ップ抵抗
代理人 弁理士 則 近 憲 佑（ほか１名）Figure 1 shows the conventional fs'J using the daisy chain method.
FIG. 2 is a block diagram for explaining the method of the present invention. FIG. 3 is a block diagram for explaining the interrupt method, and FIG. 5 is a timing chart showing signal timing. 1...CPU 21.2m, 2m"・I/
O3...Interrupt request signal line 4...Interrupt vector signal line 5o, 51...Interrupt response signal line 6...Pull-up resistor agent Patent attorney Noriyuki Chika (and 1 other person)
Claims (1)
より接続された（ｎ−１）台のＩｌｏと、前記ＣＰＵＫ
対し、前記（ｎ−１）台のＩｌｏのうち最終段のＩｌｏ
よりもディジーチェモノ上離れた位置に、割り込み要求
信号線のみを介して接続され、割り込み要求信号のみを
出力するようにされた第ｎ番目のＩｌｏとから成り、前
記（ｎ−１）台のＩｌｏから割り込み４クタ出力が無い
ときは、割り込みペクタ信号線の状態を所定の状態とな
るように構成し、前記第ｎ番目のＩｌｏから割り込み要
求信号が出力された場合、前記ＣＰＵは、この割り込み
要求信号に応じて割り込み応答信号を出力し、一定時間
の後、このときの前記割り込みペクタ信号線における前
記所定の状態に基づいて割り込み処理を行なうことを特
徴とする割り込み制御方式。A CPU, (n-1) Ilo's connected to this CPU by a daisy chain method, and the CPUK
On the other hand, among the (n-1) Ilo's, the final stage Ilo
The n-th Ilo is connected only via an interrupt request signal line to a position further away from the processor, and outputs only an interrupt request signal. When there is no interrupt 4 vector output from Ilo, the state of the interrupt vector signal line is configured to be a predetermined state, and when an interrupt request signal is output from the n-th Ilo, the CPU handles this interrupt. An interrupt control method characterized in that an interrupt response signal is output in response to a request signal, and after a certain period of time, interrupt processing is performed based on the predetermined state of the interrupt vector signal line at this time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13219082A JPS5924328A (en) | 1982-07-30 | 1982-07-30 | Interruption controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13219082A JPS5924328A (en) | 1982-07-30 | 1982-07-30 | Interruption controlling system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5924328A true JPS5924328A (en) | 1984-02-08 |
Family
ID=15075499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13219082A Pending JPS5924328A (en) | 1982-07-30 | 1982-07-30 | Interruption controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924328A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184541A (en) * | 1986-02-10 | 1987-08-12 | Hitachi Ltd | Interruption processing circuit |
-
1982
- 1982-07-30 JP JP13219082A patent/JPS5924328A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184541A (en) * | 1986-02-10 | 1987-08-12 | Hitachi Ltd | Interruption processing circuit |
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