JPS5922978B2 - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS5922978B2 JPS5922978B2 JP53161910A JP16191078A JPS5922978B2 JP S5922978 B2 JPS5922978 B2 JP S5922978B2 JP 53161910 A JP53161910 A JP 53161910A JP 16191078 A JP16191078 A JP 16191078A JP S5922978 B2 JPS5922978 B2 JP S5922978B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- signal
- circuit
- character
- transmission control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は伝送制御手順処理に必要なソフトウェアの量の
少い、通信制御装置に関するものである。
少い、通信制御装置に関するものである。
従来、データ通信用システムにおける伝送制御５ 手順
の処理方式として、プログラム制御による方式あるいは
専用の布線論理による方式がとられてきた。プログラム
制御による方式は、さらに汎用命令によるものと、マイ
クロプログラムによるものと１０に分類される。
の処理方式として、プログラム制御による方式あるいは
専用の布線論理による方式がとられてきた。プログラム
制御による方式は、さらに汎用命令によるものと、マイ
クロプログラムによるものと１０に分類される。
汎用命令による方式は、特別なハードウェアを必要とし
ない、もつとも単純な方式であるが、ソフトウェアの負
担が大きく、多くの通信回線を収容する大規模なシステ
ムにおいては、ソフトウェアの占めるメモリ量、および
ソフトウ１５ エアの動的ステップ数の増加によるスル
ープットの低下という欠点を有していた。マイクロプロ
グラムによる方式は、汎用命令に対して、高速のマイク
ロ命令を定義することにより、スループットの向上をね
らつたものであるが、２０マイクロ命令処理用のハード
ウェア量が膨大となり、特に少数回線を収容する場合、
経済性の面で劣るという欠点を有していた。
ない、もつとも単純な方式であるが、ソフトウェアの負
担が大きく、多くの通信回線を収容する大規模なシステ
ムにおいては、ソフトウェアの占めるメモリ量、および
ソフトウ１５ エアの動的ステップ数の増加によるスル
ープットの低下という欠点を有していた。マイクロプロ
グラムによる方式は、汎用命令に対して、高速のマイク
ロ命令を定義することにより、スループットの向上をね
らつたものであるが、２０マイクロ命令処理用のハード
ウェア量が膨大となり、特に少数回線を収容する場合、
経済性の面で劣るという欠点を有していた。
専用の布線論理による方式は、スループットの向上には
最も効率的であるが、ハードウェア量が２５増加し、ま
た異なる伝送制御手順をサポートするには布線の変更が
必要であり、多様化する端末装置に迅速に対応するのが
困難であるという欠点を有していた。
最も効率的であるが、ハードウェア量が２５増加し、ま
た異なる伝送制御手順をサポートするには布線の変更が
必要であり、多様化する端末装置に迅速に対応するのが
困難であるという欠点を有していた。
本発明は、ソフトウェア制御の利点を生かし、３０かつ
ソフトウェア規模を削減するために、伝送制御文字、あ
るいは伝送制御フラグの判別および伝送シーケンスの管
理を主にプログラム可能な論理アレイ素子（ＰＬＡ）を
用いてハードウェア化したものであり、その目的は伝送
シーケンスの管理３５に要する動的プログラムステップ
数およびプログラムメモリ量の削減を図り、プロセッサ
の負荷を軽減することにある。
ソフトウェア規模を削減するために、伝送制御文字、あ
るいは伝送制御フラグの判別および伝送シーケンスの管
理を主にプログラム可能な論理アレイ素子（ＰＬＡ）を
用いてハードウェア化したものであり、その目的は伝送
シーケンスの管理３５に要する動的プログラムステップ
数およびプログラムメモリ量の削減を図り、プロセッサ
の負荷を軽減することにある。
第１図は本発明の通信制御装置の一実施例の構成を示す
プロツク図であり、１はタイムスロツトおよびタイミン
グパルス作成回路、２は単一回線あるいは複数回線を収
容する回線インタフエースアダプタ群、３は送受信文字
一時記憶回路、４は受信文字バス出力制御回路、５は回
線ごとに１文字記憶可能な送信文字一時記憶回路、６は
回線対応の局指定コード（ＳＡｌ）メモリ、７は局指定
コード判別回路、８は回線ごとにメモリアドレスレジス
タ、転送バイトカウンタを有するＤＭＡ（Ｄｉｒｅｃｔ
ＭｅｍＯｒｙＡｃｃｅｓｓ）制御回路）９はＰＬＡで構
成した伝送制御文字判別回路、１０はＰＬＡで構成した
ベクトル割込発生回路、１１はＰＬＡで構成した伝送シ
ーケンスメモリ制御回路およびＤＭＡ制御回路に起動を
かける回路、１２は回線に対応した伝送シーケンスメモ
リ、１３は伝送シーケンスメモリ出力ラツチ回路、１４
は従来からのメモリを含むプロセツサプロツク、１５は
８ビツト幅の内部データバス、１６は本プロツクとプロ
セツサプロツク１４とを接続するプロセツサデータバス
、１７は内部データバス１５とプロセツサデータバス１
６との接続およびデータの方向を制御するバス切替制御
回路、１８は本プロツクとプロセツサプロツク１４とを
接続するプロセツサアドレスバス、１９はベクトル割込
発生回路の出力をプロセツサプロツク１４に接続するた
めのベタトル割込信号線群である。
プロツク図であり、１はタイムスロツトおよびタイミン
グパルス作成回路、２は単一回線あるいは複数回線を収
容する回線インタフエースアダプタ群、３は送受信文字
一時記憶回路、４は受信文字バス出力制御回路、５は回
線ごとに１文字記憶可能な送信文字一時記憶回路、６は
回線対応の局指定コード（ＳＡｌ）メモリ、７は局指定
コード判別回路、８は回線ごとにメモリアドレスレジス
タ、転送バイトカウンタを有するＤＭＡ（Ｄｉｒｅｃｔ
ＭｅｍＯｒｙＡｃｃｅｓｓ）制御回路）９はＰＬＡで構
成した伝送制御文字判別回路、１０はＰＬＡで構成した
ベクトル割込発生回路、１１はＰＬＡで構成した伝送シ
ーケンスメモリ制御回路およびＤＭＡ制御回路に起動を
かける回路、１２は回線に対応した伝送シーケンスメモ
リ、１３は伝送シーケンスメモリ出力ラツチ回路、１４
は従来からのメモリを含むプロセツサプロツク、１５は
８ビツト幅の内部データバス、１６は本プロツクとプロ
セツサプロツク１４とを接続するプロセツサデータバス
、１７は内部データバス１５とプロセツサデータバス１
６との接続およびデータの方向を制御するバス切替制御
回路、１８は本プロツクとプロセツサプロツク１４とを
接続するプロセツサアドレスバス、１９はベクトル割込
発生回路の出力をプロセツサプロツク１４に接続するた
めのベタトル割込信号線群である。
第２図はタイムスロツトおよびタイミングパルス作成回
路１のタイムチヤートを掲げたものである。
路１のタイムチヤートを掲げたものである。
基準発振（周期４００ｎｓｅｃ、デユーテイ５０％）を
分周することにより、φｏ〜φ７のタイミングパルスお
よびＣ／Ｄ信号、および収容しているｍ回線のいずれか
を選択するためのｎビツトにコード化したタイムスロツ
ト信号ＬＣＴｌ，ＬＣＴ２，・・・，ＬＣＴｎを作成す
る。ここでｍとｎの関係はｍ−２ｎである。単一の回線
のみを収容する場合には本タイムスロツト信号は不要で
ある。本タイムスロツト信号は回線インタフエースアダ
プタ群２に入力され、ｍ回線分の回線インタフエースア
ダプタのいずれかを選択する。さらに送信文字一時記憶
回路５、局指定コード（ＳＡｌ）メモリ６、ＤＭＡ制御
回路８、伝送シーケンスメモリ１２に入力され、それぞ
れ現在のタイムスロツトに対応する回線用の回路を選択
する。ノ Ｃ／Ｄ信号は１回線あたりのタイムスロツトを２分する
信号であり、前半が“１―後半が″０゛である。
分周することにより、φｏ〜φ７のタイミングパルスお
よびＣ／Ｄ信号、および収容しているｍ回線のいずれか
を選択するためのｎビツトにコード化したタイムスロツ
ト信号ＬＣＴｌ，ＬＣＴ２，・・・，ＬＣＴｎを作成す
る。ここでｍとｎの関係はｍ−２ｎである。単一の回線
のみを収容する場合には本タイムスロツト信号は不要で
ある。本タイムスロツト信号は回線インタフエースアダ
プタ群２に入力され、ｍ回線分の回線インタフエースア
ダプタのいずれかを選択する。さらに送信文字一時記憶
回路５、局指定コード（ＳＡｌ）メモリ６、ＤＭＡ制御
回路８、伝送シーケンスメモリ１２に入力され、それぞ
れ現在のタイムスロツトに対応する回線用の回路を選択
する。ノ Ｃ／Ｄ信号は１回線あたりのタイムスロツトを２分する
信号であり、前半が“１―後半が″０゛である。
なお、後半の″０”゜は後述するように存在しない場合
もある。本信号は回線インタフエースアダプタ群２およ
び伝送制御文字判別回路９、ベクトル割込発生回路１０
、伝送シーケンスメモリ制御回路１１に入力される。Ｃ
／Ｄ信号が“゜１”の時、回線インタフエースアダプタ
群２からは、タイムスロツト信号（ＩＪＣｌ′１，ＬＣ
Ｔ２，・・・，ＬＣＴｎ）によつて選択された回線イン
タフエースアダプタの状態（１文字受信完了、送信文字
受付可能、受信文字のパリテイエラー、調歩同期エラー
、オーバーラン等の情報）が内部データバス１５に出力
される。
もある。本信号は回線インタフエースアダプタ群２およ
び伝送制御文字判別回路９、ベクトル割込発生回路１０
、伝送シーケンスメモリ制御回路１１に入力される。Ｃ
／Ｄ信号が“゜１”の時、回線インタフエースアダプタ
群２からは、タイムスロツト信号（ＩＪＣｌ′１，ＬＣ
Ｔ２，・・・，ＬＣＴｎ）によつて選択された回線イン
タフエースアダプタの状態（１文字受信完了、送信文字
受付可能、受信文字のパリテイエラー、調歩同期エラー
、オーバーラン等の情報）が内部データバス１５に出力
される。
第３図はＣ／Ｄ信号が“１゛の時の詳細なタイムチヤー
ト図である。
ト図である。
タイミングパルスφ。の立下りで伝送シーケンスメモリ
１２の出力がラツチされ、タイミングパルスφ１の立上
りで回線インタフエースアダプタの続出し信号がアクテ
イブになり、内部データバス１５に回線インタフエース
アダプタの状態を示す情報が得られる。その後タイミン
グパルスφ２の立下りで内部データバス１５の内容が、
送受信文字一時記憶回路３にラツチされる。送受信文字
一時記憶回路３のデータ（回線インタフエースアダプタ
の状態を示す情報）はＰＬＡで構成した伝送制御文字判
別回路９（Ｃ／Ｄ信号が゜“１゛の時は回線インタフエ
ースアダプタの状態を判別する回路として動作する）を
通つた後、伝送シーケンスメモリ出力ラツチのデータと
共にＰＬＡで構成したベクトル割込発生回路１０、およ
びＰＬＡで構成した伝送シーケンスメモリ制御回路１１
に人力され、それぞれ論理演算されて、プロセツサプロ
ツク１４へのベクトル割込起動を制御する割込起動信号
、および伝送シーケンスメモリ１２への書込みを制御す
る伝送シーケンスメモリ書込み信号、ＤＭＡ転送起動を
制御するＤＭＡ転送起動信号を出力するとともに、必要
に応じて次に遷移すべき状態を示す伝送シーケンスメモ
リ書込みデータ、割込ベクトルを出力する。
１２の出力がラツチされ、タイミングパルスφ１の立上
りで回線インタフエースアダプタの続出し信号がアクテ
イブになり、内部データバス１５に回線インタフエース
アダプタの状態を示す情報が得られる。その後タイミン
グパルスφ２の立下りで内部データバス１５の内容が、
送受信文字一時記憶回路３にラツチされる。送受信文字
一時記憶回路３のデータ（回線インタフエースアダプタ
の状態を示す情報）はＰＬＡで構成した伝送制御文字判
別回路９（Ｃ／Ｄ信号が゜“１゛の時は回線インタフエ
ースアダプタの状態を判別する回路として動作する）を
通つた後、伝送シーケンスメモリ出力ラツチのデータと
共にＰＬＡで構成したベクトル割込発生回路１０、およ
びＰＬＡで構成した伝送シーケンスメモリ制御回路１１
に人力され、それぞれ論理演算されて、プロセツサプロ
ツク１４へのベクトル割込起動を制御する割込起動信号
、および伝送シーケンスメモリ１２への書込みを制御す
る伝送シーケンスメモリ書込み信号、ＤＭＡ転送起動を
制御するＤＭＡ転送起動信号を出力するとともに、必要
に応じて次に遷移すべき状態を示す伝送シーケンスメモ
リ書込みデータ、割込ベクトルを出力する。
伝送シーケンスメモリ１２への書込みはタイミングパル
スφ４の立上りでおこなわれ、また割込起動信号、ＤＭ
Ａ転送起動信号もφ４の立上りでラッチされる。割込起
動信号、ＤＭＡ転送起動信号はそれぞれプロセツサから
の割込応答信号、ＤＭＡ制御回路８からのＤＭＡ転送終
了信号によりりセツトされる。なお、プロセツサの割込
応答、ＤＭＡ制御回路８のＤＭＡ転送終了と同期をとる
ため、割込起動信号、ＤＭＡ転送起動信号がセツトされ
ている間、タイミングパルスは停止する。すなわち、タ
イミングパルスφ６は割込起動信号、ＤＭＡ転送起動信
号がりセツトされた後、基準発振に同期してアクテイブ
になる。またタイミングパルスφ４の立下りからφ７の
立上りまでの間、バス切替信号により内部データバスと
プロセツサデータバスとが接続され、プロセツサの入出
力命令により、回線インタフエースアダプタ群２、伝送
シーケンスメモリ１２に対して入出力を実行できる。タ
イムスロツト信号で選択された該当回線が現在送信状態
であり、かつ回線インタフエースアダプタの状態が送信
文字受付可能状能であつた場合、あるいは該当回線が現
在受信状態であり、かつ回線インタフエースアダプタの
状態が文字受信完了状態であつた場合に限り、同じ回線
選択のタイムスロツトを保つたまま、Ｃ／Ｄ信号が″０
１になる。
スφ４の立上りでおこなわれ、また割込起動信号、ＤＭ
Ａ転送起動信号もφ４の立上りでラッチされる。割込起
動信号、ＤＭＡ転送起動信号はそれぞれプロセツサから
の割込応答信号、ＤＭＡ制御回路８からのＤＭＡ転送終
了信号によりりセツトされる。なお、プロセツサの割込
応答、ＤＭＡ制御回路８のＤＭＡ転送終了と同期をとる
ため、割込起動信号、ＤＭＡ転送起動信号がセツトされ
ている間、タイミングパルスは停止する。すなわち、タ
イミングパルスφ６は割込起動信号、ＤＭＡ転送起動信
号がりセツトされた後、基準発振に同期してアクテイブ
になる。またタイミングパルスφ４の立下りからφ７の
立上りまでの間、バス切替信号により内部データバスと
プロセツサデータバスとが接続され、プロセツサの入出
力命令により、回線インタフエースアダプタ群２、伝送
シーケンスメモリ１２に対して入出力を実行できる。タ
イムスロツト信号で選択された該当回線が現在送信状態
であり、かつ回線インタフエースアダプタの状態が送信
文字受付可能状能であつた場合、あるいは該当回線が現
在受信状態であり、かつ回線インタフエースアダプタの
状態が文字受信完了状態であつた場合に限り、同じ回線
選択のタイムスロツトを保つたまま、Ｃ／Ｄ信号が″０
１になる。
その他の場合には、次の回線を選択するタイムスロツト
に移行し、Ｃ／Ｄ信号は“１゛となる。これらの制御機
能はすべてタイムスロツトおよびタイミングパルス作成
回路１に含まれる。また該当回線が送信状態であるか受
信状態であるか、あるいはアイドル状態であるかは、伝
送シーケンスメモリ１２の２ビツトを使用して記憶する
。第４図はＣ／Ｄ信号が″０゛でかつタイムスロツト信
号（ＬＣＴｌ，ＬＣＴ２，・・・，ＬＣＴｎ）で選択さ
れた該当回線が送信状態である場合の詳細なタイムチヤ
ートである。この場合、送信文字一時記憶回路５の内容
が内部データバス１５を介して、回線インタフエースア
ダプタ群２内の該当回線の送信文字バツフアに入力され
ると共に、タイミングパルスφ２の立下りで送信文字一
時記憶回路３に入力される。回線インタフエースアダプ
タ内の送信文字バツフアに入力された送信文字はビツト
シリアルに変換されて回線に送出される。なお、本送信
状態に入るには、送信文字一時記憶回路５に該当回線の
送信文字がプロセツサプロツク１４のメモリからのＤＭ
Ａ転送によりセツトされていることが必要である。なお
本ＤＭＡ転送はフ゛０ Ｃ／Ｄ信号が“１゛のタイミングで、該当回線が送信状
態であり、かつ該当回線の送信文字一時記憶回路５が空
のときに起動される。
に移行し、Ｃ／Ｄ信号は“１゛となる。これらの制御機
能はすべてタイムスロツトおよびタイミングパルス作成
回路１に含まれる。また該当回線が送信状態であるか受
信状態であるか、あるいはアイドル状態であるかは、伝
送シーケンスメモリ１２の２ビツトを使用して記憶する
。第４図はＣ／Ｄ信号が″０゛でかつタイムスロツト信
号（ＬＣＴｌ，ＬＣＴ２，・・・，ＬＣＴｎ）で選択さ
れた該当回線が送信状態である場合の詳細なタイムチヤ
ートである。この場合、送信文字一時記憶回路５の内容
が内部データバス１５を介して、回線インタフエースア
ダプタ群２内の該当回線の送信文字バツフアに入力され
ると共に、タイミングパルスφ２の立下りで送信文字一
時記憶回路３に入力される。回線インタフエースアダプ
タ内の送信文字バツフアに入力された送信文字はビツト
シリアルに変換されて回線に送出される。なお、本送信
状態に入るには、送信文字一時記憶回路５に該当回線の
送信文字がプロセツサプロツク１４のメモリからのＤＭ
Ａ転送によりセツトされていることが必要である。なお
本ＤＭＡ転送はフ゛０ Ｃ／Ｄ信号が“１゛のタイミングで、該当回線が送信状
態であり、かつ該当回線の送信文字一時記憶回路５が空
のときに起動される。
送受信文字一時記憶回路３に入力された送信文字は、Ｃ
／Ｄ信号が“１゛の場合と同様に伝送制御文字判別回路
９に入力され、各々の伝送制御文字およびその他一般文
字とを識別して４ビツトコードに変換される。この情報
は伝送シーケンスメモリ出力ラツチ回路１３の情報と共
にＰＬＡで構成したベクトル割込発生回路１０、および
ＰＬＡで構成した伝送シーケンスメモリ制御回路１１に
入力され、それぞれ論理演算されて、伝送シーケンスメ
モリ書込み信号、割込起動信号、ＤＭＡ転送起動信号を
制御し、必要に応じて、次に遷移すべき状態を示す伝送
シーケンスメモリ書込みデータ、割込ベクトルを出力す
る。
／Ｄ信号が“１゛の場合と同様に伝送制御文字判別回路
９に入力され、各々の伝送制御文字およびその他一般文
字とを識別して４ビツトコードに変換される。この情報
は伝送シーケンスメモリ出力ラツチ回路１３の情報と共
にＰＬＡで構成したベクトル割込発生回路１０、および
ＰＬＡで構成した伝送シーケンスメモリ制御回路１１に
入力され、それぞれ論理演算されて、伝送シーケンスメ
モリ書込み信号、割込起動信号、ＤＭＡ転送起動信号を
制御し、必要に応じて、次に遷移すべき状態を示す伝送
シーケンスメモリ書込みデータ、割込ベクトルを出力す
る。
これらのタイミングは、Ｃ／Ｄ信号が″１″”の時と同
様である。第５図はＣ／Ｄ信号が゛０゛でかつタイムス
ロツト信号（ＬＣＴｌ，ＬＣＴ２，・・・，ＬＣＴｎ）
で選択された該当回線が受信状態である場合の詳細なタ
イムチヤートである。
様である。第５図はＣ／Ｄ信号が゛０゛でかつタイムス
ロツト信号（ＬＣＴｌ，ＬＣＴ２，・・・，ＬＣＴｎ）
で選択された該当回線が受信状態である場合の詳細なタ
イムチヤートである。
この場合、タイミングパルスφ１の立下りで回線インタ
フエースアダプタの読出し信号がアタテイブになり、内
部データバス１５に該当回線の受信文字が出力され、タ
イミングパルスφ２の立下りで送受信文字一時記憶回路
３に入力される。その後の動作は他の場合と同様である
。第６図は調歩半二重ベーシツク手順の受信処理におけ
る状態遷移図、第７図は同手順の送信処理における状態
遷移図である。
フエースアダプタの読出し信号がアタテイブになり、内
部データバス１５に該当回線の受信文字が出力され、タ
イミングパルスφ２の立下りで送受信文字一時記憶回路
３に入力される。その後の動作は他の場合と同様である
。第６図は調歩半二重ベーシツク手順の受信処理におけ
る状態遷移図、第７図は同手順の送信処理における状態
遷移図である。
図中０印は伝送シーケンスの状態を示し、遷移要因によ
り特定の状態に遷移することを示す。またＱは正常系の
遷移であり、→は異常系の遷移であることを示す。遷移
要因のうち、ＳＯＨ，ＥＯＴ，ＡＣＫ，ＮＡＫ，ＳＴＸ
，ＤＬＥ，ＥＴＸ，ＥＴＢ，ＥＮＱ，ＳＹＮは伝送制御
文字であり、？，｛，１は拡張された伝送制御文字であ
る。さらにＥＲＳは調歩同期エラー、０ＶＲはオーバー
ラン、ＥＲＣはパリテイエラー、ＳＡｌは局指定コード
、ＴＣはＤＭＡ転送バイト数終了要因である。また遷移
要因に＊印が付加されているものは、その文字がプロセ
ツサプロツク１４内のメモリにＤＭＡ転送される（ある
いはプロセツサプロツク１４内のメモリからＤＭＡ転送
される）ことを示す。また他の状態に終結していないＱ
あるいは→はその箇所においてプロセツサプロツク１４
にベクトル割込がかかることを示し、その数字はベタト
ルを意味する。第８図は調歩半二重ベーシツク手順に使
用する伝送制御文字判別用ＰＬＡの真理値表、第９図は
同手順に使用するベクトル割込発生回路用ＰＬＡの真理
値表、第１０図は同手順に使用する伝送シーケンスメモ
リ制御回路用ＰＬＡの真理値表である。
り特定の状態に遷移することを示す。またＱは正常系の
遷移であり、→は異常系の遷移であることを示す。遷移
要因のうち、ＳＯＨ，ＥＯＴ，ＡＣＫ，ＮＡＫ，ＳＴＸ
，ＤＬＥ，ＥＴＸ，ＥＴＢ，ＥＮＱ，ＳＹＮは伝送制御
文字であり、？，｛，１は拡張された伝送制御文字であ
る。さらにＥＲＳは調歩同期エラー、０ＶＲはオーバー
ラン、ＥＲＣはパリテイエラー、ＳＡｌは局指定コード
、ＴＣはＤＭＡ転送バイト数終了要因である。また遷移
要因に＊印が付加されているものは、その文字がプロセ
ツサプロツク１４内のメモリにＤＭＡ転送される（ある
いはプロセツサプロツク１４内のメモリからＤＭＡ転送
される）ことを示す。また他の状態に終結していないＱ
あるいは→はその箇所においてプロセツサプロツク１４
にベクトル割込がかかることを示し、その数字はベタト
ルを意味する。第８図は調歩半二重ベーシツク手順に使
用する伝送制御文字判別用ＰＬＡの真理値表、第９図は
同手順に使用するベクトル割込発生回路用ＰＬＡの真理
値表、第１０図は同手順に使用する伝送シーケンスメモ
リ制御回路用ＰＬＡの真理値表である。
それぞれ入力数１６、出力数８、積項数４８のＰＬＡを
使用する。これらの表の信号名のうち、ＤＢ７〜ＤＢＯ
は内部データバスの信号、ＣＲ３〜ＣＲＯは４ビツトに
縮退された伝送制御文字コード、ＳＴＦ４〜ＳＴＦＯは
現在の伝送シーケンスの状態を示す伝送シーケンスメモ
リ出力ラツチ回路１３からの信号、ＳＡｌは局指定コー
ド判別回路からの信号で、送受信文字が局指定コードと
一致した場合“１゛になる。ＥＭＰＴＹは送信文字一時
記憶回路５からの信号で、同回路の該当回線用のバツフ
アが空の時“１゛になる。ＤＭＡＣはＤＭＡ転送起動信
号、ＳＴＬは伝送シーケンスメモリ書込信号、ＳＴ４〜
ＳＴＩＯは伝送シーケンスの遷移先を示すコードであり
、伝送シーケンスメモリ１２に入力される。ＴＣはＤＭ
Ａ制御回路８からの信号で、転送バイト数が終了した時
″ｒ”になる。ＩＮＲＱはベクトル割込起動信号であり
、ＩＲＶ４〜ＲＶＯは割込ベクトルである。以上説明し
たように、通信制御処理の大部分を占める伝送制御文字
あるいは伝送制御フラグの判別、および第６図、第７図
に示すような伝送シーケンスの管理を第１図に示すよう
にプログラム可能な論理アレイ素子（ＰＬＡ）による伝
送制御文字判別回路９、ベクトル割込発生回路１０、伝
送 ｃシーケンスメモリ制御回路１１、および伝送シー
ケンスメモリ１２、伝送シーケンスメモリ出力ラツチ回
路１３等のハードウエアによりすべて処理しているため
、プロセツサプロツク１４に処理要求の割込みがかかる
のは、伝送プロツクの送受信 ４終了時のみであり、プ
ロセツサのプログラム処理で伝送制御文字、あるいは伝
送制御フラグの判別、および伝送シーケンスの管理を処
理する場合に、１文字送受信ごとに必要とされた数十ス
テツプか）ら数百ステツプのプログラム量を削除でき、
プロセツサのプログラム処理の負荷を軽減できるほか、
プログラムメモリ量を削減できる利点がある。
使用する。これらの表の信号名のうち、ＤＢ７〜ＤＢＯ
は内部データバスの信号、ＣＲ３〜ＣＲＯは４ビツトに
縮退された伝送制御文字コード、ＳＴＦ４〜ＳＴＦＯは
現在の伝送シーケンスの状態を示す伝送シーケンスメモ
リ出力ラツチ回路１３からの信号、ＳＡｌは局指定コー
ド判別回路からの信号で、送受信文字が局指定コードと
一致した場合“１゛になる。ＥＭＰＴＹは送信文字一時
記憶回路５からの信号で、同回路の該当回線用のバツフ
アが空の時“１゛になる。ＤＭＡＣはＤＭＡ転送起動信
号、ＳＴＬは伝送シーケンスメモリ書込信号、ＳＴ４〜
ＳＴＩＯは伝送シーケンスの遷移先を示すコードであり
、伝送シーケンスメモリ１２に入力される。ＴＣはＤＭ
Ａ制御回路８からの信号で、転送バイト数が終了した時
″ｒ”になる。ＩＮＲＱはベクトル割込起動信号であり
、ＩＲＶ４〜ＲＶＯは割込ベクトルである。以上説明し
たように、通信制御処理の大部分を占める伝送制御文字
あるいは伝送制御フラグの判別、および第６図、第７図
に示すような伝送シーケンスの管理を第１図に示すよう
にプログラム可能な論理アレイ素子（ＰＬＡ）による伝
送制御文字判別回路９、ベクトル割込発生回路１０、伝
送 ｃシーケンスメモリ制御回路１１、および伝送シー
ケンスメモリ１２、伝送シーケンスメモリ出力ラツチ回
路１３等のハードウエアによりすべて処理しているため
、プロセツサプロツク１４に処理要求の割込みがかかる
のは、伝送プロツクの送受信 ４終了時のみであり、プ
ロセツサのプログラム処理で伝送制御文字、あるいは伝
送制御フラグの判別、および伝送シーケンスの管理を処
理する場合に、１文字送受信ごとに必要とされた数十ス
テツプか）ら数百ステツプのプログラム量を削除でき、
プロセツサのプログラム処理の負荷を軽減できるほか、
プログラムメモリ量を削減できる利点がある。
したがつて従来のものより処理能力の低い安価なプロセ
ツサの使用が可能となるほか、より高速な回線の収容、
収容回線数の増加が可能となり、コストパーフオーマン
スの向上を図れる利点がある。さらに伝送制御文字、あ
るいは伝送制御フラグの判別、伝送シーケンスの遷移の
管理、ベクトル割込発生等、伝送制御手順の差により異
なる論理はすべてプログラム可能な論理アレイ素子（Ｐ
ＬＡ）を使用した伝送制御文字判別回路９、ベクトル割
込発生回路１０、伝送シーケンスメモリ制御回路１１で
吸収していることにより、伝送制御手順の差異は第８図
，第９図，第１０図に一例を示したような各ＰＬＡの真
理値の変更で対処可能であり、収容する回線の手順変更
が容易であるほか、プリント基板等を共通化できる利点
がある。
ツサの使用が可能となるほか、より高速な回線の収容、
収容回線数の増加が可能となり、コストパーフオーマン
スの向上を図れる利点がある。さらに伝送制御文字、あ
るいは伝送制御フラグの判別、伝送シーケンスの遷移の
管理、ベクトル割込発生等、伝送制御手順の差により異
なる論理はすべてプログラム可能な論理アレイ素子（Ｐ
ＬＡ）を使用した伝送制御文字判別回路９、ベクトル割
込発生回路１０、伝送シーケンスメモリ制御回路１１で
吸収していることにより、伝送制御手順の差異は第８図
，第９図，第１０図に一例を示したような各ＰＬＡの真
理値の変更で対処可能であり、収容する回線の手順変更
が容易であるほか、プリント基板等を共通化できる利点
がある。
その上、従来の布線論理に比較して使用１Ｃ数を約１／
４の３０１Ｃ（ＳＳＩ換算）に削減できる効果がある。
４の３０１Ｃ（ＳＳＩ換算）に削減できる効果がある。
第１図は本発明の通信制御装置の一実施例の構成を示す
プロツク図、第２図は第１図のタイムスロツトおよびタ
イミング作成回路１から出力される基本波形、第３図は
Ｃ／Ｄ信号が“１゜゛の時の詳細なタイムチヤート、第
４図はＣ／Ｄ信号が“Ｏ゛゜でかつ該当回線が送信状態
である時の詳細なタイムチヤート、第５図はＣ／Ｄ信号
が“゜０゛でかつ該当回線が受信状態である時の詳細な
タイムチヤート、第６図は調歩半二重ベーシツク手順受
信処理の状態遷移図、第７図は調歩半二重ベーシツク手
順送信処理の状態遷移図、第８図は調歩半二重ベーシツ
ク手順に用いる伝送制御文字判別用ＰＬＡの真理値表、
第９図は調歩半二重ベーシツク手順に用いるベクトル割
込発生回路用ＰＬＡの真理値表、第１０図は調歩半二重
ベーシツク手順に用いる伝送シーケンスメモリ制御回路
用ＰＬＡの真理値表である。 １・・・・・・タイムスロツトおよびタイミングパルス
作成回路、２・・・・・・回線インタフエースアダプタ
群、３・・・・・・送受信文字一時記憶回路、４・・・
・・・受信文字バス出力制御回路、５・・・・・・送信
文字一時記憶回路、６・・・・・・局指定コード（ＳＡ
ｌ）メモリ、７・・・・・・局指定コード判別回路、８
・・・・・・ＤＭＡ制御回路、９・・・・・・伝送制御
文字判別回路、１０・・・・・・ベクトル割込発生回路
、１１・・・・・・伝送シーケンスメモリ制御回路、１
２・・・・・・伝送シーケンスメモ１八 １３・・・・
・・伝送シーケンスメモリ出力ラツチ回路、１４・・・
・・・プロセツサプロツク、１５・・・・・・内部デー
タバス、１６・・・・・・プロセツサデータバス、１７
・・・・・・バス切替制御回路、１８・・・・・・プロ
セツサアドレスバス、１９・・・・・・ベクトル割込信
号線群。
プロツク図、第２図は第１図のタイムスロツトおよびタ
イミング作成回路１から出力される基本波形、第３図は
Ｃ／Ｄ信号が“１゜゛の時の詳細なタイムチヤート、第
４図はＣ／Ｄ信号が“Ｏ゛゜でかつ該当回線が送信状態
である時の詳細なタイムチヤート、第５図はＣ／Ｄ信号
が“゜０゛でかつ該当回線が受信状態である時の詳細な
タイムチヤート、第６図は調歩半二重ベーシツク手順受
信処理の状態遷移図、第７図は調歩半二重ベーシツク手
順送信処理の状態遷移図、第８図は調歩半二重ベーシツ
ク手順に用いる伝送制御文字判別用ＰＬＡの真理値表、
第９図は調歩半二重ベーシツク手順に用いるベクトル割
込発生回路用ＰＬＡの真理値表、第１０図は調歩半二重
ベーシツク手順に用いる伝送シーケンスメモリ制御回路
用ＰＬＡの真理値表である。 １・・・・・・タイムスロツトおよびタイミングパルス
作成回路、２・・・・・・回線インタフエースアダプタ
群、３・・・・・・送受信文字一時記憶回路、４・・・
・・・受信文字バス出力制御回路、５・・・・・・送信
文字一時記憶回路、６・・・・・・局指定コード（ＳＡ
ｌ）メモリ、７・・・・・・局指定コード判別回路、８
・・・・・・ＤＭＡ制御回路、９・・・・・・伝送制御
文字判別回路、１０・・・・・・ベクトル割込発生回路
、１１・・・・・・伝送シーケンスメモリ制御回路、１
２・・・・・・伝送シーケンスメモ１八 １３・・・・
・・伝送シーケンスメモリ出力ラツチ回路、１４・・・
・・・プロセツサプロツク、１５・・・・・・内部デー
タバス、１６・・・・・・プロセツサデータバス、１７
・・・・・・バス切替制御回路、１８・・・・・・プロ
セツサアドレスバス、１９・・・・・・ベクトル割込信
号線群。
Claims (1)
- １ 伝送制御文字あるいは伝送制御フラグを使用して伝
送制御手順処理を行う通信制御装置において、伝送制御
文字あるいは伝送制御フラグを判別する判別手段、伝送
シーケンスの現在の状態を記憶する記憶手段、前記判別
手段の出力と前記記憶手段の出力とをプログラム可能な
論理アレイ素子（ＰＬＡ）を使用して論理演算し演算結
果に応じて伝送シーケンスの状態の遷移を指示する手段
、同じく前記判別手段の出力と前記記憶手段の出力とを
プログラム可能な論理アレイ素子（ＰＬＡ）を使用して
論理演算し演算結果に応じて上位プロセッサに対してベ
クトル割込みを発生する手段、および同じく前記判別手
段の出力と前記記憶手段の出力とをプログラム可能な論
理アレイ素子（ＰＬＡ）を使用して論理演算し演算結果
に応じて上位プロセッサブロックに属するメモリとの間
でのＤＭＡ転送を起動する手段を具えて単一回線あるい
は複数回線を処理することを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53161910A JPS5922978B2 (ja) | 1978-12-22 | 1978-12-22 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53161910A JPS5922978B2 (ja) | 1978-12-22 | 1978-12-22 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5586247A JPS5586247A (en) | 1980-06-28 |
| JPS5922978B2 true JPS5922978B2 (ja) | 1984-05-30 |
Family
ID=15744334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53161910A Expired JPS5922978B2 (ja) | 1978-12-22 | 1978-12-22 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922978B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336462A (ja) * | 1986-07-31 | 1988-02-17 | Pfu Ltd | シリアル・デ−タ受信回路 |
-
1978
- 1978-12-22 JP JP53161910A patent/JPS5922978B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5586247A (en) | 1980-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4615017A (en) | Memory controller with synchronous or asynchronous interface | |
| US4451898A (en) | Asynchronous interface message transmission using source and receive devices | |
| JPH02227765A (ja) | デジタル・コンピユータのデータ転送装置 | |
| EP0451516B1 (en) | Improved SCSI device in a small computer system | |
| CA2111264A1 (en) | System and method for peripheral data transfer | |
| JP2001512870A (ja) | ユニバーサルシリアルバスデバイスコントローラ | |
| JPH02227766A (ja) | デジタル・コンピユータのデータ転送装置 | |
| WO1989002127A1 (en) | Method and apparatus for interconnecting busses in a multibus computer system | |
| JPH0713926A (ja) | バッファ制御回路及びその操作方法 | |
| EP0522763A2 (en) | High performance asynchronous bus interface | |
| US5079696A (en) | Apparatus for read handshake in high-speed asynchronous bus interface | |
| US6081877A (en) | Method and apparatus for fast data transfer using internal clock of relatively low frequency | |
| JP3418969B2 (ja) | Ｌｐｃ／ｉｓａブリッジ及びそのブリッジ方法 | |
| JP2641276B2 (ja) | ２段式同期装置 | |
| GB2060961A (en) | Data processing system having memory modules with distributed address information | |
| CN111045817A (zh) | 一种PCIe传输管理方法、系统和装置 | |
| JPS5922978B2 (ja) | 通信制御装置 | |
| CN215068222U (zh) | 一种串行外设接口装置以及系统 | |
| JPH10304014A (ja) | データ取り込み方法、データ取り込み回路、及び、ｉｅｅｅ１３９４用プロトコルコントローラ | |
| US5828872A (en) | Implementation of high speed synchronous state machines with short setup and hold time signals | |
| JP2690146B2 (ja) | 割込み通知方式 | |
| JPS59178667A (ja) | メモリ装置 | |
| JP2001167047A (ja) | ブリッジ装置 | |
| JP2544886B2 (ja) | デ―タ転送システムおよびデ―タ転送方法 | |
| JPH07319841A (ja) | シリアル制御装置 |