JPS59225447A - 浮動小数点数値演算装置 - Google Patents
浮動小数点数値演算装置Info
- Publication number
- JPS59225447A JPS59225447A JP58100424A JP10042483A JPS59225447A JP S59225447 A JPS59225447 A JP S59225447A JP 58100424 A JP58100424 A JP 58100424A JP 10042483 A JP10042483 A JP 10042483A JP S59225447 A JPS59225447 A JP S59225447A
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- JP
- Japan
- Prior art keywords
- adder
- register
- product
- floating point
- arithmetic unit
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/487—Multiplying; Dividing
- G06F7/4876—Multiplying
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロプログラムによる浮動小数点数値
の乗算を行なう装置の高速化に関するものである。
の乗算を行なう装置の高速化に関するものである。
従来、この種の装置としては、第１図の構成フロー図及
び第２の演算処理フロー図に示すものかある。第１図に
おいて、（１）は乗数を格納する第１のレジスタ、（２
）は被乗数を格納する第２のレジメタ、＋３１［上記第
１のレジスタ（１１又は第２のレジスタ（２）に格納さ
れた乗数又は被乗数をアドレスに書き込み乗算手順を決
定する複数のプログラムから構成されるＲＯＭ 、 ＋
４１は上記ＲＯＭ １３１からの出力に基づいて加算処
理を行う加算器、（５）は上記加算器（４）からのキャ
リー・を格納する第３のレジスタ、（６）は上記加算器
（４）からの出力を格納する第４のレジスタ、（７１１
；を上記第３のレジスタ（５）と第４のレジスタ（６）
とに格納された数を演算処理する演算器、（８）は
′：′上記演算器（７）から出力された積
を格納する第５のレジスタ、（９）は積が正規化されて
いるか否かを判断するゲートからなる判断手段、ａ〔は
上記ゲート、９）、８．、、えイ、９□格納−ｒ、あ、
。１８２ア、 １この出力によってマイ
クロプログラムのシーケンスを制御する。
び第２の演算処理フロー図に示すものかある。第１図に
おいて、（１）は乗数を格納する第１のレジスタ、（２
）は被乗数を格納する第２のレジメタ、＋３１［上記第
１のレジスタ（１１又は第２のレジスタ（２）に格納さ
れた乗数又は被乗数をアドレスに書き込み乗算手順を決
定する複数のプログラムから構成されるＲＯＭ 、 ＋
４１は上記ＲＯＭ １３１からの出力に基づいて加算処
理を行う加算器、（５）は上記加算器（４）からのキャ
リー・を格納する第３のレジスタ、（６）は上記加算器
（４）からの出力を格納する第４のレジスタ、（７１１
；を上記第３のレジスタ（５）と第４のレジスタ（６）
とに格納された数を演算処理する演算器、（８）は
′：′上記演算器（７）から出力された積
を格納する第５のレジスタ、（９）は積が正規化されて
いるか否かを判断するゲートからなる判断手段、ａ〔は
上記ゲート、９）、８．、、えイ、９□格納−ｒ、あ、
。１８２ア、 １この出力によってマイ
クロプログラムのシーケンスを制御する。
従来の装置は以上のように構成されており、その処理フ
ローを第２図にＪ９説明する。始めの１マイクロ命令サ
イクルで第１のレジスタｆｉｌ及び第２のレジスタ（２
）に乗数及び被乗数が入力され、その格納状態に応じＲ
ＯＭ （３１の計算手順が決定される。
ローを第２図にＪ９説明する。始めの１マイクロ命令サ
イクルで第１のレジスタｆｉｌ及び第２のレジスタ（２
）に乗数及び被乗数が入力され、その格納状態に応じＲ
ＯＭ （３１の計算手順が決定される。
次の１マイクロ命令サイクルで上記ＲＯＭ ＋３１から
出力される手順に従って加算器（４）で加算する。ただ
し上記加算器（４）の加算処理で生じるキャリー金全て
上位桁に加算した場合には処理時間が増大し。
出力される手順に従って加算器（４）で加算する。ただ
し上記加算器（４）の加算処理で生じるキャリー金全て
上位桁に加算した場合には処理時間が増大し。
１マイクロ命令サイクル内で処理不可能となることから
、上記加算器（４）から出力する複数ケ所でキャリーを
上位桁に加算せず、キャリーだけを第３のレジスタ（５
）に格納するようになっている。一方第４のレジスタ（
６）には部分的にキャリーの加算処理のされない結果が
格納されることになる。つまり、第３のレジスタ（５）
と第４のレジスタ（６）を加算処理したものを積とし、
その加算処理は次の１マイクロ命令サイクルで実行され
１乗算処理全完了し、その積が正規化されているか否が
をゲート（９）で判断し、その判断信号を第６のレジス
タａωに格納すると共に積の値′ｆ：第５のレジスタ（
８）に格納する。さらに次の１マイクロ命令サイクルで
上記第６のレジスタｉｌｌに格納した内容′ｆ：調べ正
規化が必要か又は不必要かにょシ分岐してマイクロプロ
グラムが実行されるようになっている。
、上記加算器（４）から出力する複数ケ所でキャリーを
上位桁に加算せず、キャリーだけを第３のレジスタ（５
）に格納するようになっている。一方第４のレジスタ（
６）には部分的にキャリーの加算処理のされない結果が
格納されることになる。つまり、第３のレジスタ（５）
と第４のレジスタ（６）を加算処理したものを積とし、
その加算処理は次の１マイクロ命令サイクルで実行され
１乗算処理全完了し、その積が正規化されているか否が
をゲート（９）で判断し、その判断信号を第６のレジス
タａωに格納すると共に積の値′ｆ：第５のレジスタ（
８）に格納する。さらに次の１マイクロ命令サイクルで
上記第６のレジスタｉｌｌに格納した内容′ｆ：調べ正
規化が必要か又は不必要かにょシ分岐してマイクロプロ
グラムが実行されるようになっている。
ここで、浮動小数点数値について説明すると。
浮動小数点数値に、指数部と仮数部から成り、そ仮数部
は１未満の値を示しておシ、つまり仮数部の一番左端の
ビット内に小数点を設けている。ピ次に浮動小数点数値
の正規化について説明すると、正規化された浮動小数点
数値は、仮数部の左端ビットからに個のビットｂケｏ″
でない数値を表わしており、にの値Ｕ（１１式のＸの値
に応じて変化し、その間の関係ハ（２）式で表わすこと
ができる。
は１未満の値を示しておシ、つまり仮数部の一番左端の
ビット内に小数点を設けている。ピ次に浮動小数点数値
の正規化について説明すると、正規化された浮動小数点
数値は、仮数部の左端ビットからに個のビットｂケｏ″
でない数値を表わしており、にの値Ｕ（１１式のＸの値
に応じて変化し、その間の関係ハ（２）式で表わすこと
ができる。
Ｘ ＝ ２に１２１式
したがって浮動小数点数値の乗算結果は正規化されてい
なければならない。そのために浮動小数点数値の乗算の
マイクロプログラムでに、積が正規化されたか否かを調
べ、正規化されていない場合には、仮数部をにビット左
にシフトし、指数部から１減算処理を行う処理を繰り返
し行うようになっている。
なければならない。そのために浮動小数点数値の乗算の
マイクロプログラムでに、積が正規化されたか否かを調
べ、正規化されていない場合には、仮数部をにビット左
にシフトし、指数部から１減算処理を行う処理を繰り返
し行うようになっている。
しかるに従来の装置６において、たとえば浮動小数点数
値の乗算を実行した場合には、演算器（７）の演算処理
が完了し、積が確定するまで、その積が正規化されてい
るか否かが判断できず、処理時間においでロスする問題
があり、そのロス時間を短縮することが望まれていた。
値の乗算を実行した場合には、演算器（７）の演算処理
が完了し、積が確定するまで、その積が正規化されてい
るか否かが判断できず、処理時間においでロスする問題
があり、そのロス時間を短縮することが望まれていた。
この発明は、上記のような従来の装置が有していた問題
点を改善する目的でなされたもので、加算器の出力側に
、加算器で処理した値が正規化されていたか否かを判断
する第１の判断手段を設け。
点を改善する目的でなされたもので、加算器の出力側に
、加算器で処理した値が正規化されていたか否かを判断
する第１の判断手段を設け。
演算器の出力側に、演算器で処理した積が正規化された
か否かを判断する第２の判断手段を設け。
か否かを判断する第２の判断手段を設け。
上記第２の判断手段で浮動小数点数値の乗算の積が確定
する前にその積の正規化を上記第１の判断手段で予測し
、その予測信号によってマイクロプログラムのシーケン
スを制御することによりヒｔＦ）処理速度を高速化でき
る浮動小数点数値演算装置を提案するものである。
する前にその積の正規化を上記第１の判断手段で予測し
、その予測信号によってマイクロプログラムのシーケン
スを制御することによりヒｔＦ）処理速度を高速化でき
る浮動小数点数値演算装置を提案するものである。
以下１図面に従ってこの発明の浮動小数点数値演算装置
を詳細に説明する。第３図及び第４図はこの発明の一実
施例を示す構成費素図で、第３図は構成フロー図、第４
図は演算処理フロー図である。ｍ３図において、（１）
〜帥は第１図とほぼ同じであり、ゲート（９）が第２の
判断手段となる点だけが異なる。６υは第４のレジスタ
（６）に入力される値が正規化されているか否かを判断
するゲートかｐ）なる第１の判断手段、 ０２は上記ゲ
ートａυが判断した信号を格納する第１のレジスタで、
この出力によってマイクロプログラムのシーケンスを制
御する。
を詳細に説明する。第３図及び第４図はこの発明の一実
施例を示す構成費素図で、第３図は構成フロー図、第４
図は演算処理フロー図である。ｍ３図において、（１）
〜帥は第１図とほぼ同じであり、ゲート（９）が第２の
判断手段となる点だけが異なる。６υは第４のレジスタ
（６）に入力される値が正規化されているか否かを判断
するゲートかｐ）なる第１の判断手段、 ０２は上記ゲ
ートａυが判断した信号を格納する第１のレジスタで、
この出力によってマイクロプログラムのシーケンスを制
御する。
上記のように構成されたこの発明の処理フローを第４図
によシ説明する。（１）〜（４）までの動作は従来と同
じで、加算器（４）の出力した値を１マイクロ命令サイ
クルで第３のレジスタ（５）及び第４のレジスタ（６）
に格納すると同じタイミングで、上記第４のレジスタ（
６）に格納される値が正規化されていたか否かを第１の
判断手段であるゲート０１１で判断し。
によシ説明する。（１）〜（４）までの動作は従来と同
じで、加算器（４）の出力した値を１マイクロ命令サイ
クルで第３のレジスタ（５）及び第４のレジスタ（６）
に格納すると同じタイミングで、上記第４のレジスタ（
６）に格納される値が正規化されていたか否かを第１の
判断手段であるゲート０１１で判断し。
その判断信号を第７のレジスタＱ２に格納するようにな
っている。したがって次の１マイクロ命令サイクルで第
３のレジスタ（５）と第４のレジスタ（６）に格納され
た値を演算器（７）によって加算処理己た績が正規化さ
れたか否かを第２の判断手段であるゲ−） （９１で判
断し、その判断信号を第６のレジスタ０１に格納すると
共に、上鴫迦算処理した積を第５のレジスタ（８）に格
納するようになっていることから、加算器（４）の出力
時点で、第４のレジスタ（６）に格納される値が正規化
されているならば、第３のレジスタ（５）に格納された
値との演算処理をする前にその処理後の積が正規化され
る事を予測でき。
っている。したがって次の１マイクロ命令サイクルで第
３のレジスタ（５）と第４のレジスタ（６）に格納され
た値を演算器（７）によって加算処理己た績が正規化さ
れたか否かを第２の判断手段であるゲ−） （９１で判
断し、その判断信号を第６のレジスタ０１に格納すると
共に、上鴫迦算処理した積を第５のレジスタ（８）に格
納するようになっていることから、加算器（４）の出力
時点で、第４のレジスタ（６）に格納される値が正規化
されているならば、第３のレジスタ（５）に格納された
値との演算処理をする前にその処理後の積が正規化され
る事を予測でき。
演算器（７）の乗算処理抜上の処理を完了することがで
きる。また、積の正規化の予測ができなかった場合１ｃ
ｕ ＊第６のレジスタ叫の格納内容を調べ。
きる。また、積の正規化の予測ができなかった場合１ｃ
ｕ ＊第６のレジスタ叫の格納内容を調べ。
その内容により積の正規化が必要ならば正規化ルーチン
全通りその乗算処理が完了するようになっている。
全通りその乗算処理が完了するようになっている。
この発明は以上説明したとうり、加算器の出力側に、加
算器で処理した値が正規化されていたか否か゛を判断す
る第１の判断手段を設け、演算器の出力側に演算器で処
理した積が正規化され−たか否かを判断する第２の判断
手段を設け、上記第２の判断手段で浮動小数点数値の乗
算の積が確定する前にその正規化を上記第１の判断手段
で予測し。
算器で処理した値が正規化されていたか否か゛を判断す
る第１の判断手段を設け、演算器の出力側に演算器で処
理した積が正規化され−たか否かを判断する第２の判断
手段を設け、上記第２の判断手段で浮動小数点数値の乗
算の積が確定する前にその正規化を上記第１の判断手段
で予測し。
その予測信号によってマイクロプログラムのシーケンス
を制御することにより加算器から出力された時点で、演
算器で処理した積が正規化するか否かを予測できること
で、演算器の処理後の処理手順をすなわちマイクロ命令
のステップ数を減らす事ができ、浮動小数点乗算の高速
化がはかれる効果がある。
を制御することにより加算器から出力された時点で、演
算器で処理した積が正規化するか否かを予測できること
で、演算器の処理後の処理手順をすなわちマイクロ命令
のステップ数を減らす事ができ、浮動小数点乗算の高速
化がはかれる効果がある。
第１図及び第２図は従来の浮動小数点数値演算装置の構
成要素図で、第１図は構成フロー図、第２図は演算処理
フロー図を示している。第３図及び第４図はこの発明の
浮動小数点数値演算装置の構成要素図で、第３図は構成
フロー図、第４図は演算処理フロー図を示している。 図において、（１）は第１のレジスタ、（２）は第２の
レジスタ、（３１はＲＯＭ 、 ｉ４１は加算器、（５
）は第３のレジスタ、（６）は第４のレジスタ、（７）
は演算器、（８）は第５のレジスタ、（９）は第２の判
断手段であるゲー）、Ｇ１１ｌは第６のレジスタ、ａυ
は第１の判断手段であるゲート、 Ｇ２は第１のレジス
タである。 なお１図中同一あるいは相当部分には同一符号を付して
示しである。 代理人 大岩増雄 ２７７ 第１ｉ 第２図 第３図 第４図 ａフィクロ命令サイクル
成要素図で、第１図は構成フロー図、第２図は演算処理
フロー図を示している。第３図及び第４図はこの発明の
浮動小数点数値演算装置の構成要素図で、第３図は構成
フロー図、第４図は演算処理フロー図を示している。 図において、（１）は第１のレジスタ、（２）は第２の
レジスタ、（３１はＲＯＭ 、 ｉ４１は加算器、（５
）は第３のレジスタ、（６）は第４のレジスタ、（７）
は演算器、（８）は第５のレジスタ、（９）は第２の判
断手段であるゲー）、Ｇ１１ｌは第６のレジスタ、ａυ
は第１の判断手段であるゲート、 Ｇ２は第１のレジス
タである。 なお１図中同一あるいは相当部分には同一符号を付して
示しである。 代理人 大岩増雄 ２７７ 第１ｉ 第２図 第３図 第４図 ａフィクロ命令サイクル
Claims (1)
- 【特許請求の範囲】 乗数と被乗数との入力値をアドレス上に書き込み乗算手
順を決定した後に、加算処理を行う加算器と、上記加算
器の出力Ｖこよって演算処理を行う演算器と、上記演算
器の出力によって処理手順が決定されるマイクロプログ
ラムとにより浮動小数点数値の乗算を行なうものにおい
て、上記加算器の出力側に、加算器で処理した値が正規
化されていたか否かを判断する第１の判断手段を設け、
上記演算器の出力側に、演算器で処理した積が正規化さ
れたか否かを判断する第２の判断手段を設け。 上記第２の判断手段で浮動小数点数値の乗算の積が確定
する前にその積の正規化を上記第１の判断手段で予測し
、その予測信号によって上記マイクロプログラムのシー
ケンスを制御することを特徴とする浮動小数点数値演算
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58100424A JPS59225447A (ja) | 1983-06-06 | 1983-06-06 | 浮動小数点数値演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58100424A JPS59225447A (ja) | 1983-06-06 | 1983-06-06 | 浮動小数点数値演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59225447A true JPS59225447A (ja) | 1984-12-18 |
Family
ID=14273583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58100424A Pending JPS59225447A (ja) | 1983-06-06 | 1983-06-06 | 浮動小数点数値演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289421A (ja) * | 1985-06-18 | 1986-12-19 | Nec Corp | 浮動小数点乗算正規化回路 |
| CN117567912A (zh) * | 2023-11-22 | 2024-02-20 | 江西科技师范大学 | 一种可回收聚丙烯酸酯乳液涂层及其制备方法和应用 |
-
1983
- 1983-06-06 JP JP58100424A patent/JPS59225447A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289421A (ja) * | 1985-06-18 | 1986-12-19 | Nec Corp | 浮動小数点乗算正規化回路 |
| CN117567912A (zh) * | 2023-11-22 | 2024-02-20 | 江西科技师范大学 | 一种可回收聚丙烯酸酯乳液涂层及其制备方法和应用 |
| CN117567912B (zh) * | 2023-11-22 | 2024-05-28 | 江西科技师范大学 | 一种可回收聚丙烯酸酯乳液涂层及其制备方法和应用 |
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