JPS5922427A - Accumulator - Google Patents
AccumulatorInfo
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- JPS5922427A JPS5922427A JP13181082A JP13181082A JPS5922427A JP S5922427 A JPS5922427 A JP S5922427A JP 13181082 A JP13181082 A JP 13181082A JP 13181082 A JP13181082 A JP 13181082A JP S5922427 A JPS5922427 A JP S5922427A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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Abstract
Description
【発明の詳細な説明】
本発明はディジタルフィルタの演算回路、特にシフト加
算方式のディジタルフィルタの演算回路に関するもので
ある@
シフト加算方式のディジタルフィルタの計算アルゴリズ
ムについては特公昭53−30972アラン。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an arithmetic circuit for a digital filter, and in particular to an arithmetic circuit for a digital filter using a shift-addition method.For a calculation algorithm for a digital filter using a shift-addition method, see Japanese Patent Publication No. 53-30972 Alan.
クロワズイエ他の発明になるディジタルフィルタ。A digital filter invented by Croisier et al.
特願昭55−040146 河原井茂義の発明3こなる
ディジタルフィルタ等の明細書及び図面に詳しく記述さ
れでいる。Japanese Patent Application No. 55-040146 Three inventions of Shigeyoshi Kawarai, such as digital filters, are described in detail in the specifications and drawings.
たとえば、特願昭55−040146 を例(こあげて
シフト加算方式を簡単に説明すると、2次の巡回形ディ
ジタルフィルタの出力はつぎのようにして計算される。For example, to briefly explain the shift-and-add method using Japanese Patent Application No. 55-040146, the output of a second-order cyclic digital filter is calculated as follows.
フィルタ人力ZO11サンプル時間遅延したフィルタ入
力恥、2サンプル時間遅延したフィルタ人力z2,1サ
ンプル時間遅延したフィルタ出力z3.および2サンプ
ル時間遅延したフィルタ出力2+ をそれぞれMピント
の2進数Z i −Z M2 ” −’−二i ’
z j2 ’ −’ −−−−・−−−−++11
J −11
Z’ 、Z’ Z’ 、Zj)をベクトルとする関数
ψ、およ12’34
び定数ψ を
cp”Aq(Zj、 、zi 、z4.zi、、zj)
仝Σ αi ZJ ・・・・・・・・・・−
・・・・・・・・・・・・・・・・・・ f21−0
1
M++61 ’ ・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・131ψ −
ゴ、z、 a″
(ただしαi はフィルタの特性すなわち伝達関数H(
Z) +こより定まる定数)とするとき、ディジタルフ
ィルタの出力信号Y(以下フィルタ出力信号Y(!:略
す)はで計算される0すなわち、ψはフィルりの伝達関
数HVJ)をディジタルフィルタに適応した関数値に置
換した肴と見ることができる。別な見方をすれば、ここ
で言うディジタルフィルタは入力信号2に伝達関数を作
用演算して出力信号を得るものである口したがって、フ
ィルタの特性は低域、高域、帯域阻止、帯域通過はもと
より、たとえばイコライザ(等止器)、遅延器のように
伝達関数の機能をもつ回路を含む広義のデイジタルフイ
ルりの概念を想定することができる0
式(4)を芽き直すと
y=(9M + 1 + (、、、’+・・・+〔ψ1
+・・・+(ψ3+(ψ2+912−1 )2−1.2
−1・・・]2−1・・・]2 〕2 ・
・・・・・・・・・・・・・・・・・・・・・・(5)
となり、累積和ψjを
ψj=ψj+〔ψj−J+・・・+(ψ3+(ψ2+9
1 ’ 2− ’ )2−1)2 ・・・〕2−1
・・・・・・・・・・・・・・・・・・・・・・・
・(6)とすれば
ψi−ψj+ψj−12−1 ・・・・・
・・・・・・・・・・・・・ 【7)(ただしψ=0)
M+1
となり、フィルタ出力Yを最終累積和ψ で表わせば
Y=f 2 ・・・・・・・・・・
・・・・・・・・・・・IRIとなる。ここでψjは式
IQIで定義されるようにψの一部分を(いくつかのψ
を)シフトで累積した累M+1
積和であり、ψ は最終値までの累積である0従って
、シフト加算方式のディジタルフィルタの基本演算は式
c力で表わされる02進数の演算において、データに1
/2を乗することは該データを右方向に1ビットシフト
することであるから1式(7)は累積和ψj −1を右
方向にエビッ]・シフトして関数値ψjを加える演算で
あることを示している0式(7)、および式IP、)の
演算を行う装置が本発明の対象である累算装置である。Filter input ZO11 sample time delayed, filter input Z2 delayed by 2 sample times, filter output Z3 delayed by 1 sample time. and the filter output 2+ delayed by 2 sample times are respectively expressed as binary numbers Z i −Z M2 ” −′ −2 i ′
z j2 '−' −−−−・−−−−++11
J −11 Z' , Z'Z' , Zj) is a function ψ, and 12'34 and constant ψ are cp''Aq(Zj, , zi, z4.zi,, zj)
仝Σ αi ZJ ・・・・・・・・・・−
・・・・・・・・・・・・・・・・・・ f21-0
1 M++61' ・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・131ψ −
Go, z, a″ (where αi is the filter characteristic, that is, the transfer function H (
When the output signal Y of the digital filter (hereinafter the filter output signal Y (!: omitted) is calculated as 0, that is, ψ is the fill transfer function HVJ) is applied to the digital filter. It can be seen as a snack that has been replaced with the function value. From a different perspective, the digital filter here obtains an output signal by applying a transfer function to the input signal 2. Therefore, the characteristics of the filter are low frequency, high frequency, band rejection, and band pass. Of course, it is possible to assume the concept of digital filters in a broad sense, including circuits with transfer function functions such as equalizers and delay devices.0 Reinventing equation (4) yields y=( 9M + 1 + (,,,'+...+[ψ1
+...+(ψ3+(ψ2+912-1)2-1.2
-1...]2-1...]2]2 ・
・・・・・・・・・・・・・・・・・・・・・・・・(5)
Then, the cumulative sum ψj is ψj=ψj+[ψj−J+...+(ψ3+(ψ2+9
1 ' 2- ' ) 2-1) 2 ...] 2-1
・・・・・・・・・・・・・・・・・・・・・・・・
・If (6), then ψi−ψj+ψj−12−1 ・・・・・・
・・・・・・・・・・・・・・・ [7) (However, ψ=0) M+1, and if the filter output Y is expressed as the final cumulative sum ψ, then Y=f 2 ・・・・・・・・・・・・
・・・・・・・・・・・・IRI. Here ψj is a portion of ψ (some ψ
) is the sum of products M+1 accumulated by shifting, and ψ is the accumulation up to the final value of 0. Therefore, the basic operation of a shift-addition digital filter is the calculation of the binary number expressed by the formula c.
Multiplying by /2 means shifting the data by 1 bit to the right, so Equation 1 (7) is an operation of shifting the cumulative sum ψj -1 to the right and adding the function value ψj. An accumulator that is the object of the present invention is an apparatus that performs calculations of the equation (7) and the equation IP, which indicate the following.
従来の累9装置を用いた2次の巡回形ディジタルフィル
タの構成を第1図Iこ示ず0第1図において、Iが累算
装置である。従来の累算装置を用いたディジタルフィル
タはつぎのように動作する01は遅延回路でいくつかの
遅延回路からなΦ0フィルタ人力Z。は最下位桁Z%か
ら最上位桁Z′:まで順に蓄積装置2に印加される0フ
イルタ出力Yは並直列変換回路3力1ら1サンプル時間
遅れてZa 、 Za、・・・、Zaの順で蓄積装置
2に印加される。遅延回転1a、lb、Icは印加きれ
た信号をそれぞれ1サンプル時間遅延する機能をもち、
フィルタ入力を1サンプル時間および2サンプル時間遅
延LtT: ’Zr:、7r”、・−2z7 オヨヒ
Z’、Z:、−・・、Z’;;のIl’iで出力しr
Za(Za 、弓r・”・r zl: )を1サンプル
時間遅延して2 : 、 2 讐、・・・、2τとして
出力する。蓄M+1
積装置2は関数ψおよび定数ψ を貯蔵しており、印
加されるベクトル(zJzJ、・・・、31月こ従っ0
’ + 4
て関数ψjを出力し1M回目の関数値ψ”を出力M+1
したのち、自動的(こ定数ψ を出力する。累算装置
工はM+1回シフト加算加算金行い、フィルタ出力Yを
出力する。すなわち、加算器4は関数値ψjと部分和ψ
1−1 に1/2を乗じた値ψj −1/2を受領し加
え合わせることにより部分和ψjを出力する。レジスタ
7は部分和ψ1を1ビツト右にシフトして受領し、格納
することにより累積和ψJに1/2を乗じた値ψI/2
を出力する0この動作をM+1回繰り返rことにより、
加X器4からフィルタ出力Yを出力する・ただし、1回
目の累算実行時(こはレジスタ5から初期値としてOが
出力される0
ところご、フィルタ出力Yは式fi1に示すようにMピ
クトの整数値で、また9式filからフィルタ出力は@
終累積和ψM+1に2Mを乗じた値であるから、最終累
積和ψM″−1をMビット左方向(こシフトしたのち、
小数点以下のビ・ノドを稚子化した値がフィルタ出力Y
Fある0つまり2最終累積和ψM+1の“小数点以下
1ビツト目からMビット目までがフィルタ出力Yとなる
。The structure of a second-order cyclic digital filter using a conventional accumulator is shown in FIG. 1. In FIG. 1, I is an accumulator. A digital filter using a conventional accumulator operates as follows. 01 is a delay circuit, and the Φ0 filter consists of several delay circuits. The zero filter output Y, which is applied to the storage device 2 in order from the least significant digit Z% to the most significant digit Z': The signals are applied to the storage device 2 in this order. Delay rotations 1a, lb, and Ic each have the function of delaying the applied signal by one sample time,
The filter input is delayed by 1 sample time and 2 sample times LtT: 'Zr:, 7r'', -2z7 Oyohi Z', Z:, -..., Z';;
Za (Za, bow r・”・r zl: ) is delayed by one sample time and output as 2:, 2,..., 2τ. The storage M+1 product device 2 stores the function ψ and the constant ψ. Then, the applied vector (zJzJ,..., 31 months is 0
' + 4 outputs the function ψj, outputs the 1Mth function value ψ'', and then automatically outputs this constant ψ.The accumulator performs shift addition M+1 times and outputs the filter output Y. In other words, the adder 4 calculates the function value ψj and the partial sum ψ
By receiving and adding the value ψj -1/2 obtained by multiplying 1-1 by 1/2, a partial sum ψj is output. Register 7 receives the partial sum ψ1 by shifting it to the right by 1 bit, and stores the value ψI/2, which is the cumulative sum ψJ multiplied by 1/2.
By repeating this operation M+1 times,
The filter output Y is output from the adder The integer value of the pictogram, and the filter output from formula 9 fil is @
Since it is the value obtained by multiplying the final cumulative sum ψM+1 by 2M, the final cumulative sum ψM″−1 is shifted to the left by M bits (after shifting this,
The filter output Y is the value obtained by subtracting the bits and nodes below the decimal point.
The filter output Y is from the 1st bit to the Mth bit after the decimal point of the final cumulative sum ψM+1 of F=0, that is, 2.
ところが2従来デイジタル″ノイルタを設計する際、ま
Vフィルタの種類とかディジタルフィルタの用途に従っ
て、フィルタ入出力のビット数、関数ψのビット数、お
よび加算器の桁数などの仕様を決め、この仕様に合わせ
て累算装置を設gl Lでいたので、ディジタルフィル
タごと(こ累算装置が異なり、同一の累算装置を他のデ
ィジタルフィルりに適用できず不便であった0
そこで本発明はこの欠点を除去し、同一の基本構成の回
路ですべてのディジタルフィルタに対応できる汎用の累
算装置を提供するものである0この目的を達成するため
の本発明の骨子は1)演算すべき数の語長が長いときに
ビットスライスして演算できるようにし、しかも各スラ
イス部の演算回路の基本構成を共通にしたところと。However, when designing a conventional digital inverter, the specifications such as the number of filter input/output bits, the number of bits of the function ψ, and the number of digits of the adder are determined according to the type of V filter and the purpose of the digital filter. Since an accumulating device was installed for each digital filter, it was inconvenient that the same accumulating device could not be applied to other digital filters. The purpose of the present invention is to eliminate the drawbacks and provide a general-purpose accumulator that can be used for all digital filters with the same basic circuit configuration. This enables operations to be performed by bit slicing when the word length is long, and the basic configuration of the arithmetic circuits for each slice section is the same.
2)下位の累算装置の桁上り信号を上位の累算装置中の
算器で加算するようにしたところと。2) The carry signal of the lower accumulator is added by the calculator in the upper accumulator.
3)累積和ψjに2の累乗分の1を乗する際、捨てられ
る信号を下位の累算装置に印加できるようにし、あわせ
て上位の累算装置から印加される該捨てられる信号を′
F位の累算装置中の加算器の上位桁ζこ印加するようζ
こしたところと。3) When multiplying the cumulative sum ψj by 1 of a power of 2, the discarded signal can be applied to the lower accumulator, and the discarded signal applied from the upper accumulator can be
The upper digits of the adder in the F-order accumulator are
With the strained place.
4) n個の累算装置を横に並べ結合することによっ
て、演算語長をn倍に拡張できるようにしたところであ
る0
つぎに実施例を用いて本発明の詳細な説明するりここで
演算すべき数をビットスライスすることにより分けられ
たヒントのかたまりをビット群と呼ぶことにする0
第2図は本発明によるAタイプの累算装置の基本構成を
示す図である0これはビット群の語長が4ビツトの場合
に一ついて例示したOこの累算装置は1つの関数値ψj
とシフトされた$積和ψj/2を加算する。ナなわち4
ピツトイこスライスされた場合の累算装置の基本構成で
ある0第2図(こお、いて6は関数値ψJ、シフトされ
た累積和ψj/2.および下位ビット群の桁上り信号を
受領し加算演算する加算器、7は関数値ψ」とシフトさ
れた累積和ψ」/2の最上位ビット、および加算器6の
桁上り信号(キャリイ)を受領して加算演算することに
より、累積和の極性を計算する加算器、8は加算器6の
出力の上位3ピントを受領し、上記シフトされた累積和
ψJ/2の数値部分として格納するレジスタ(2進演算
の例示でここでは右へ1ビツトシフトさせている。)、
9は加算器7の出力として求められるシフトされた累積
和ψj/2の極性を格納するレジスタ、10はシフトさ
れた累積和ψJ/2を求めるさい捨てられる信号である
。加算器6の最下位ビットを格納するレジスタ、11は
上位の累算装置で捨てられた信号fa)と、シフトされ
た累積和ψj/2の極性ら)を選択して加算器6の最上
位ビットに印加するスイッチである0また。4) By arranging n accumulators side by side and connecting them, the operation word length can be expanded by n times. The cluster of hints divided by bit slicing the to-be-valued number will be called a bit group.0 Figure 2 is a diagram showing the basic configuration of an A type accumulator according to the present invention.0 This is a bit group. This accumulator is exemplified when the word length of is 4 bits.
and the shifted $ product sum ψj/2 are added. nawachi 4
Figure 2 shows the basic configuration of the accumulator in the case of slicing. An adder 7 performs an addition operation, and 7 receives the function value ψ'', the most significant bit of the shifted cumulative sum ψ''/2, and the carry signal (carry) of the adder 6, and performs an addition operation to calculate the cumulative sum. An adder 8 receives the top three pins of the output of the adder 6, and stores them as the numerical part of the shifted cumulative sum ψJ/2 (here, in the example of binary operation, it is a register to the right). It is shifted by 1 bit.)
9 is a register for storing the polarity of the shifted cumulative sum ψj/2 obtained as the output of the adder 7, and 10 is a signal that is discarded when calculating the shifted cumulative sum ψJ/2. A register 11 stores the least significant bit of the adder 6, and a register 11 selects the signal fa) discarded by the upper accumulator and the polarity of the shifted cumulative sum ψj/2, and stores the least significant bit of the adder 6. 0 also, which is a switch that applies to the bit.
人は直近下位のビット群を演算する累算装置から桁上り
信号を受領する入力端子、Bは加算器6の桁上り信号(
キャリイ信号)を直近上位のビット群を演算する累算装
置に出力する出力端子、Cはシフトされた累積和ψj/
2を求めるさい捨てられる信号(下位情報)を直近下位
のビット群を演算する累算装?t lこ出力する出力端
子、Dは直近上位累算装置で切り捨てられる(下位ビッ
ト情報)信号を受領する入力端子で、加算器6の出力は
累算終了後フィルタ出力Yとして累算装置−から出力さ
れる。スライスされた最上位ビット群の累算装置ではD
端子からの信号は不要で、スイッチ11はbの位置にあ
る0その池のスライスされた語(最下位及び中位ビット
群)の演算ではスイッチ11はaに置かれる。加算器7
とレジスタ9は最上位ビット群に必要な回路構成要素で
ある。スイッチ11のもつ切換機能は結線の仕方でも代
用できる。B is the input terminal that receives the carry signal from the accumulator that calculates the immediately lower bit group, and B is the carry signal of the adder 6 (
An output terminal that outputs the carry signal) to an accumulator that calculates the most significant bit group, and C is the shifted cumulative sum ψj/
Is it an accumulator that calculates the nearest lower bit group of the signal (lower information) that is discarded when calculating 2? D is an input terminal that receives the signal (lower bit information) to be discarded by the most recent high-order accumulator, and the output of the adder 6 is output from the accumulator as a filter output Y after the accumulation is completed. Output. In the sliced most significant bit group accumulator, D
No signal from the terminal is required and switch 11 is in position b.0 For operation on the sliced word (lowest and middle bits), switch 11 is in position a. Adder 7
and register 9 are circuit components necessary for the most significant bit group. The switching function of the switch 11 can be replaced by the wiring method.
?!、3図は本発明の第1の実施例で、累−痒装置とし
て第2図jこ示したAタイプの累算装置を1つ用いた列
であるO83図においてHが本発明(こよるAタイプの
累算装置であり、端子Aには常lこ”0”が印加されて
おり、スイッチ11はbに接続している。このように接
続するこ吉により、第1実施例は第1図の1に示した累
算装置と同じ回路になる0つまり加n ?;r 6と加
算器7が結合して5ビツトのjJO算器を構成づ−る0
スイツチ11がbに接続しでいること(こより半部分利
ψ1/2 の極性が数値として加lF器6の最J=
(iビットlこ印如され、加算器7で関数1直ψj ま
たは定数の極性ビットと半部分利ψ!/2の極性ビット
が加算され2部分和ψj + I の極性がdt搾さ
れる。また端子りはっねiこ0”が印加されているから
、加算器6の最下位ビットの人力は関数値ψjまたは定
数の最下位ビットとシフトされた累積和ψj/2の最下
位ビットのみで、結局第3図の5ビツトの加算器は第1
図の加算器4と同じになる。第1実施例ではレジスタ1
0、端子B、C,Dは何の働きもしない。? ! , 3 show the first embodiment of the present invention. This is an A-type accumulation device, and "0" is always applied to terminal A, and switch 11 is connected to terminal B. Due to this connection, the first embodiment 1 The circuit is the same as the accumulator shown in Figure 1. 0, that is, addition n?;r 6 and adder 7 are combined to form a 5-bit jJO calculator.
The switch 11 is connected to b (this means that the polarity of the half profit ψ1/2 is the maximum J=
(The i bit is input, and the adder 7 adds the polarity bit of the function 1 direct ψj or the constant and the polarity bit of the half-partial profit ψ!/2, and extracts the polarity of the two-part sum ψj + I by dt. In addition, since the terminal ``i 0'' is applied, the input of the lowest bit of the adder 6 is only the lowest bit of the function value ψj or constant and the least significant bit of the shifted cumulative sum ψj/2. So, in the end, the 5-bit adder in Figure 3 is the first
This is the same as adder 4 in the figure. In the first embodiment, register 1
0, terminals B, C, and D have no function.
第4図は本発明の第2実施例で、第2図に示したAタイ
プの累算装置を2個用いて演算語長8ビツトのディジタ
ルフィルタを構成したものである。FIG. 4 shows a second embodiment of the present invention, in which two A-type accumulators shown in FIG. 2 are used to construct a digital filter with an operation word length of 8 bits.
第4図においてU−bの端子へにばつねIこ”0”が印
加されており、−H−aの端子Aはn−6の端子Bと、
■7aの端子Cは■−すの端子りとそれぞれ接続されて
いる。またIf −aのスイッチ11はbに、H−すの
スイッチ11はaにそれぞれ接続されている0このよう
に接続することにより、H−aとn−bが組み合わさり
2第1図の■に示した累算装置と同じようdこ動作する
。ただし2語長が2倍になり、演算精度を1−げること
ができる〇すなわちn−bの端子Aにはつねに”0′が
印加されているから、n−bの加算器6の帝上り信号入
力はつねに′0”で、■−aの加算器61こは桁上り信
号入力としてU−bの加JE66の桁上り信号がn−b
の端子lj、およびl −aの端子Aを介して印加され
ているから、n−aの加算器6,7.および11−bの
加算器6が一体となって9ビ・ノドの加n5として動作
するO関数値ψj、または定数ψ“1 の上位4ビツト
はl −aの加算器6に、下位4ビツトはl−1)の加
算器6にそれぞれ印加されるり
シフトされた累積和ψj/2の下位4ビ・ントのうち上
位3ヒツトはn−bのレジスタ8からn−bの加算器6
の人力の下位3ビツト(こ帰還され、4ビツト目は11
−aのレジスタ10から11−aの端子c、n−bの端
子り、It−bのスイッチ11を介してn−bの加算器
6の下から4ビ・ント目に帰還されるロシフトされた累
積40ψj/2の残りの上位4ビツトのうら上位3ビツ
トはl−aのレジスタ8からII −aの加算器6のF
位3ビットに帰還さ11、極性ピントはII −aのレ
ジスタ9からU −aの加算器7と共にスイッチ11を
介してIf −aの加算器6の下から4ビツト目に帰還
されるから。In Fig. 4, a spring I is applied to the terminal U-b, and the terminal A of -H-a is connected to the terminal B of n-6.
Terminal C of 7a is connected to terminal C of 7a. Also, the switch 11 of If-a is connected to b, and the switch 11 of H-su is connected to a. 0 By connecting in this way, H-a and n-b are combined as shown in Figure 1. It operates in the same way as the accumulator shown in . However, the word length is doubled, and the calculation accuracy can be increased by 1. In other words, since "0" is always applied to terminal A of n-b, the input of adder 6 of n-b is The upstream signal input is always '0'', and the adder 61 of ■-a adds the carry signal of U-b to n-b as the carry signal input of JE66.
Since the voltage is applied through the terminal lj of n-a and the terminal A of l-a, the adders 6, 7 . The adder 6 of 11-b and 11-b together operate as a 9-bit addition n5. The upper 4 bits of the O function value ψj or the constant ψ"1 are sent to the adder 6 of l-a, and the lower 4 bits are The top three bits of the lower four bits of the accumulated sum ψj/2 which are applied to the adder 6 of n-b and shifted respectively are applied to the adder 6 of n-b from the register 8 of n-b.
The lower 3 bits of human power (this is returned, the 4th bit is 11
-a's registers 10 to 11-a's terminals c, n-b's terminals are shifted to the fourth bit from the bottom of n-b's adder 6 via the switch 11 of It-b. The upper 3 bits of the remaining upper 4 bits of the accumulated 40ψj/2 are transferred from register 8 of l-a to F of adder 6 of II-a.
The polarity focus is fed back from the register 9 of II-a to the fourth bit from the bottom of the adder 6 of If-a via the switch 11 together with the adder 7 of U-a.
n −aのレジスタ8’、9,10.およびn−bのレ
ジスタ8が同時に動作することによりr It ’
a +n−bが式+71の計算を実行する。 (M+
1 )回の累算後、フィルタ出力Yの上位4ビツトがI
l −aから、下位4ビツトがn=bから出力される0
本発明は次のように応用展開することもできる0前記式
f5)でたとえば、M=2L−1とするさ。registers 8', 9, 10 . and n-b registers 8 operate simultaneously, r It'
a + n-b performs the calculation of equation +71. (M+
1) After accumulation times, the upper 4 bits of the filter output Y are I
From l-a, the lower 4 bits are 0 output from n=b.
The present invention can be applied and developed as follows.For example, in the above equation f5), M=2L-1.
Y=〔ψ2L+ψ2 L −12−! + 〔ψ2L−
2+・・佳〔ψ2 k(−・・佳(ψ4+ψ32−’+
(ψ2+ψI2−])2−212−2・・・〕2 ・・
・〕2 ・・・〕2 ・・・・・・・・・・
・・・・・・・・fqlとなり9部分和ψ、を
2 21(21(−1121(−2ψ、=ψ +9
2−+〔ψ +・・佳(ψ4+932 ’+(
ψ2+912−1 ) 272 )2 ・・・]2
・・・・・・・・・・・・
・・・・・・ (11とすれば、シフト加算方式のディ
ジタルフィルタの基本演算は
2’ 21(2J(−1−12−2・・・・・・・・
・・・・ODψに=ψ +9 2 +ψに−12
(ただしψ2−0とする)
で表わされる。出力Yを累積和訃で表わせば¥=ψ、2
・・・・・・・・・・・・・・・・
・・・・・O3となる。Y=[ψ2L+ψ2 L −12−! + [ψ2L−
2+...Good [ψ2 k(-...Good (ψ4+ψ32-'+
(ψ2+ψI2-])2-212-2...]2...
・〕2 ・・・〕2 ・・・・・・・・・・・・
・・・・・・・・・fql becomes 9 partial sum ψ, 2 21(21(-1121(-2ψ, = ψ +9
2-+〔ψ +...Good (ψ4+932'+(
ψ2+912-1) 272)2...]2
・・・・・・・・・・・・
...... (If it is 11, the basic operation of the shift-addition digital filter is 2' 21 (2J (-1-12-2...)
...It is expressed as OD ψ = ψ +9 2 + ψ -12 (however, ψ2-0). If output Y is expressed as cumulative sum, ¥=ψ, 2
・・・・・・・・・・・・・・・・・・
...becomes O3.
式(11)は従来の2回分のシフト加算を1回で演算す
ることを示している0従来のシフト加算1回はフィルタ
の入出力データの1ビツト(桁)に対応する演算であっ
たから1式(10は2桁分のシフト加算を同時に演算す
る方式(2桁間時ンフト加算方式)といえる0この方法
を用いれば、累算回数はL(。Equation (11) indicates that the conventional two-time shift-addition is performed in one operation.0 Since one conventional shift-addition is an operation corresponding to one bit (digit) of the input/output data of the filter, Equation (10) can be said to be a method of calculating shift and addition for two digits at the same time (two-digit timeft addition method). If this method is used, the number of accumulations is L(.
=ル)回でよい。= L) times is sufficient.
したがって、従来の累算装置を用いた場合の累算回数(
M+1 >回と比べて半分であるから計算時間は半分に
短縮される〇
一般にP桁間時シフトJJn算方式の基本演算はM=P
−L−1として
ψ =ψ +9 2 +−0,十ψ
Pj<−(P−112−(P−1)+ψ、−12
・・・・・・・・・・・・・・・・・・
(1りとなり、出力Yを部分和ψζを用いて表わせばY
:ψL2 ・・・・・・・・・・・・
・・・・・・641となる。したがってp#T同時シフ
ト加算方式を用いた場合の計算時間は従来の1/Pζこ
短縮される0このような計算方法に;直したビットスラ
イス累算装置の基本回路構成を@5図に示した0これを
Bり・イブと呼ぶ0ここでもビット群の語長が4ビット
の場合を例示する。Therefore, the number of accumulations (
Since it is half compared to M+1 > times, the calculation time is reduced by half. In general, the basic operation of the P digit time shift JJn calculation method is M=P
-L-1 as ψ = ψ +9 2 +-0, ten ψ
Pj<-(P-112-(P-1)+ψ,-12
・・・・・・・・・・・・・・・・・・
(It becomes 1, and if the output Y is expressed using the partial sum ψζ, then Y
:ψL2 ・・・・・・・・・・・・
・・・・・・641. Therefore, the calculation time when using the p#T simultaneous shift and addition method is reduced by 1/Pζ compared to the conventional method.The basic circuit configuration of the modified bit slice accumulator is shown in Fig. 0 This is called Bri-eve. Here again, the case where the word length of the bit group is 4 bits will be exemplified.
このBタイプの累算装置は2桁同時加算形累算装置に適
用できるようにした構成である。また、第2図(Aタイ
プ)の構成との相違点は関数値ψ2に−1を格納するた
めのレジスター2が付加され21<−1
でおり、関数値ψ を受領して格納し9次の加算の時
まで一時格納した後に、加算器6の最下位ビットから4
ビツト目に印加する。加算器6の下21(−1
から5ビツト目と加算器7には関数値ψ の最上位ビ
ットが印加される。第2の関数値ψ2には加算器6の2
ビツト目から5ビツト目までに直接印加され、加算器7
には関数値ψ2にの最上位ビットが印加される◎また。This B-type accumulating device has a configuration that can be applied to a two-digit simultaneous addition type accumulating device. Also, the difference from the configuration in Figure 2 (A type) is that a register 2 for storing -1 is added to the function value ψ2, 21<-1, and the function value ψ is received and stored. 4 from the least significant bit of adder 6 after being temporarily stored until the addition of 4
Apply to the bit. The most significant bit of the function value ψ is applied to the lower 21 (-1 to 5th bit) of the adder 6 and the adder 7.
It is applied directly to the bits from the 5th bit to the adder 7.
The most significant bit of the function value ψ2 is applied to ◎Also.
加算器6の3ビツト目から5ビツト目までの出力がシフ
トされた累積和ψ1□/4としてレジスタ8に一時格納
され、その出力が加算器6の最下位ビットから3ビツト
目までに印加される0加算器7から出力される部分和2
゛
ψk の極性ビットはレジスタ9Iこ一時格納され。The output from the third bit to the fifth bit of the adder 6 is temporarily stored in the register 8 as a shifted cumulative sum ψ1□/4, and the output is applied to the third bit from the least significant bit of the adder 6. The partial sum 2 output from the 0 adder 7
The polarity bit of ゛ψk is temporarily stored in register 9I.
加算器6の4,5ビツト目と加算器7Iこ印加される0
さら(こ加算器6の桁上り信号α、βは加算器7に印加
されている小ら、加算器6,7は第1の21(−+
2kIA数1直
f /2.凋)2の[列賎1直ψ 、およびソフトさ
イ1、)こ累債イufニー、/4を加重し、累積和べ
を出力する。0 applied to the 4th and 5th bits of adder 6 and adder 7I
Furthermore, the carry signals α and β of the adder 6 are applied to the adder 7, and the adders 6 and 7 are applied to the first 21 (−+
2kIA number 1 direct f/2.凋) 2 [row 1 straight ψ and soft size 1,) this cumulative bond uf ni, /4 is weighted and the cumulative sum is
Output.
加譜゛冊(νの出力のF位2ビットは部分第11ψ1ゝ
に1/4を乗4′るさい不用になる信号で、最下1qビ
ツトはj・1宥イEを介して累算装置dの外部に出力さ
れ。Addition (2 bits of the F position of the output of ν are the signals that are noisy and unnecessary by multiplying the 11th ψ1ゝ by 1/4, and the lowest 1q bits are accumulated via j・1 and E. Output to the outside of device d.
2ビツト目はレジスタ10 iこ一時格納されてから!
、IM子Cを介しC外部に出力される。Bタイプの累算
装置が2つ以上結ばされC用いられるとき、加算器6の
最下1ケビツトiこは端子Gを介して第2の1力数値ψ
2にの1ビツトが印加される。The second bit is temporarily stored in register 10!
, are output to the outside of C via IM child C. When two or more B-type accumulators are connected and used in C, the lowest 1 digit i of the adder 6 receives the second input value ψ via the terminal G.
1 bit of 2 is applied.
スイッチII はAタイプの累算装置と同様、加算器6
の4ビツト目の人力を選択するスイッチで。Switch II is the same as the A type accumulator, and the adder 6
With the switch that selects the 4th bit of human power.
上117に累算装置が接続さイするときには接点aを介
して端子1)に人力される信号を選択し、接続されない
ときには祷点すを介しでシフトされた累積和=Irk/
4の1性ビットが選択される0スイツチ13はυLl
)W 器りを構成しCいる2人力加−轢器アの入力を選
択・J−るもので、上位に本島9二装置が接続されてい
るときには接点dを介して端子F(こ入力される信号を
選択し、接続されていないときは接点Cを介して3人力
加算器イの出力を選択する。When the accumulator is connected to the top 117, it selects the signal input to terminal 1) through contact a, and when it is not connected, it selects the accumulated sum = Irk/
The 0 switch 13 in which the unity bit of 4 is selected is υLl.
) W Selects the input of the two-man power adder A that constitutes the device C. When the Main Island 92 device is connected to the upper level, the terminal F When the signal is not connected, the output of the three-man power adder A is selected via contact C.
なお、レジスタ8,9.10は加算器6,7で累積和ψ
□が計算されたのち同時にそれぞれの入力を格納するよ
うに動作する。Note that the registers 8, 9, and 10 are the cumulative sum ψ of the adders 6, 7.
After □ is calculated, it operates to store each input at the same time.
第6図は本発明の第3の実施例で2本発明4こよるBタ
イプの累算装置を用いた4ビツトのディジタルフィルタ
である0第6図において員が本発明によるBタイプの累
算装置である0厘において。FIG. 6 shows a third embodiment of the present invention, which is a 4-bit digital filter using a B type accumulator according to the present invention. At 0 rin, which is a device.
スイッチ11はつね(こblこ接続され、スイッチ13
はつねにCに接続されている0また。端子A、Gにはつ
ねに0”が印加されでいる。このようlこ設定すること
により、加算器6.7が結合されて5ビツトの3人力加
算器として動作するから、第3実施例は4ビツトの2桁
同時加算形ディジタルフィルタとして動作する。すなわ
ち、はじめに第12に一]
の関数値ψ がレジスタ12 )こ格納され、加算器
6の最下位ビットから4ビツト目Iこ印加される。Switch 11 is always connected, switch 13
0 is always connected to C. 0'' is always applied to the terminals A and G. By making this setting, the adders 6 and 7 are combined and operate as a 5-bit three-man power adder, so the third embodiment It operates as a 4-bit two-digit simultaneous addition type digital filter.That is, the function value ψ of the 12th one is stored in the register 12), and is applied to the fourth bit from the least significant bit of the adder 6. .
つぎ(こ、第2の関数値ψ珪が加算器6の2ビツトから
5ビツト目イこ印加され、レジスタ8,9Iこ格納され
ているシフトされた累積A口ψニー、/4を加算される
。この動作を(M+1 )/2回繰り返すことにより4
ビツトのフィルタ出力Yが計算され、累算装置から出力
される〇
第7図は本発明の第4の実施例で2本発明のBタイプの
累算装置を2個用いた8ビツトのディジタルフィルタで
ある。第4実施例は第1図の■を本発明のBタイプの累
算装置f2個におきかえて。Next, the second function value ψ is applied to the 2nd to 5th bits of the adder 6, and the shifted cumulative A value ψ, /4 stored in registers 8 and 9I is added. By repeating this operation (M+1)/2 times, 4
The bit filter output Y is calculated and output from the accumulator. Figure 7 shows the fourth embodiment of the present invention. 2 An 8-bit digital filter using two B-type accumulators of the present invention. It is. In the fourth embodiment, (2) in FIG. 1 is replaced with two B-type accumulators f of the present invention.
演算車度と演算精度を−Fげたものである。第7図(こ
おいて、I−aの端子Aと爾−bの端子13.l−aの
端子Cと[−bの端子J)、II’−aの端子E、J:
F−bの端子Fをそれぞれ接続し、I−aのスイッチ1
1をblこ、スイッチ13をdfこそれぞれ接続し、
N−aの端子Gζこ蓄積装置2の出力γを入力し1M
−bの端子A、GにつねIこ@0”を印加4−ることに
より、i−bの加算器6の桁上り信号がN −aの加算
器の桁上り入力に印加され、I−イ
aの加算器6に用いられでいる3人力加算器かの出力が
I−bの加算器6に用いられでいる2人力加算器アの入
力に印加されるので、N−aの加算器6,7.およびI
−bの加算器6が1体となり10 ビットの3人力加算
器を構成する。したがって、I−bの加算器6の3人力
加算器イ、および加算器7は使用されない。また、シフ
トされた累積和fニー1/4の下位3ビツトがI−bの
レジスタ8からi−bの加X器61こ帰還され、4ビツ
ト目が1.−aのレジスタ10から爾−bの加算器6に
帰還され、上位3ビツトおよび極性ビットが■−aのレ
ジスタ8,9からi−bの加算器6,7に帰還される。The calculation speed and calculation accuracy are calculated by -F. FIG. 7 (Here, terminal A of I-a and terminal 13 of I-b, terminal C of l-a and terminal J of [-b), terminals E and J of II'-a:
Connect terminals F of F-b respectively, and switch 1 of I-a.
Connect 1 to BL and switch 13 to df, respectively.
Input the output γ of the storage device 2 to the terminal Gζ of N-a and
By constantly applying Iko@0'' to the terminals A and G of -b, the carry signal of adder 6 of i-b is applied to the carry input of the adder of N-a, and Since the output of the three-manpower adder used in the adder 6 of I-a is applied to the input of the two-manpower adder A used in the adder 6 of I-b, the adder of N-a 6, 7. and I
-b adders 6 are combined to form a 10-bit three-manufactured adder. Therefore, the three-manpower adder A of the adder 6 of Ib and the adder 7 are not used. Further, the lower 3 bits of the shifted cumulative sum f knee 1/4 are fed back from the I-b register 8 to the i-b adder 61, and the 4th bit is 1. -a's register 10 is fed back to ib's adder 6, and the upper three bits and the polarity bit are fed back from -a's registers 8, 9 to ib's adders 6, 7.
さらに、第1の関数値ψ2ト1の下位4ビツトがI−b
のレジスタ12に、上位4ビツトが璽−aのレジスタ1
2に印加され、第2の関数値ψ2にの下位3ビツトがI
−bの加算器61こ。Furthermore, the lower 4 bits of the first function value ψ2t1 are I-b
In register 12, the upper 4 bits are register 1 of
2, and the lower 3 bits of the second function value ψ2 are I
-b adder 61.
4ビツト目がI −aの端子Gを介し置−aの加算器6
Iこ、上位4ビツトがI −aの加算器6.7に印加さ
れ、ト1のレジスタ8,9,10.およびi−bのレジ
スタ8が同時に動作することにより。The 4th bit is connected to the adder 6 of I-a via the terminal G of I-a.
The upper 4 bits are applied to adder 6.7 of I-a, and are applied to registers 8, 9, 10 . and i-b registers 8 operate simultaneously.
1− a 、およびl−bは8ビツトの2桁同時加算形
ディジタルフィルタとして動作する。したがってC1M
+1)/2 回の累算終了後、フィルタ出力Yの上(
Xr 4ビツトが[−aの加算器6から、下位4ビツト
がI−bの加算器6からそイ1ぞれ出力される0
以上説明したように1本発明の累算装置を用いれば、任
意の演算語長のディジタルフィルタが構成できるので、
フィルタの仕様が変っても同一の累算装置を用いてディ
ジタルフィルタを構成するこ々ができ大変便利である。1-a and lb operate as 8-bit two-digit simultaneous addition type digital filters. Therefore C1M
+1)/2 After the completion of the accumulation, the top of the filter output Y (
The 4 bits of Xr are output from the adder 6 of [-a, and the lower 4 bits are output from the adder 6 of I-b.0 As explained above, if the accumulator of the present invention is used, Digital filters with arbitrary operation word lengths can be configured, so
Even if the specifications of the filter change, the same accumulator can be used to configure the digital filter, which is very convenient.
また、第2図(こおいて加算器6の出力の最下位ビット
をレジスタ10に一時格納し端子Cを介して出力したが
、レジスタ10の入力を選択するスイッチを設け、加W
、器6の各ビットの出力がレジスタ10の入力となるよ
うにすれば、演算語長が1ビット単位で変えることがで
き一層便利である。In addition, although the least significant bit of the output of the adder 6 is temporarily stored in the register 10 and outputted through the terminal C in FIG.
, the output of each bit of the circuit 6 becomes the input of the register 10, which is more convenient because the operation word length can be changed in units of 1 bit.
たとえば、演n語長を3ビツトとしたいときには加算器
6の下から2ビツト目の出力をレジスタ10の人力とし
て選択し、関数値ψjの最下位ビットを”0”とすれば
よい。For example, if the length of n words is desired to be 3 bits, the output of the second bit from the bottom of the adder 6 may be selected as the manual input of the register 10, and the least significant bit of the function value ψj may be set to "0".
以上説明したようlこ1本発明は広義のディジタルフィ
ルタに使用されるビットスライス形の累算装置に関し1
回路の基本構成を共通とし、ビットスライスされた最上
位、中位、最下位のそれぞれをわずかな結線の交換もし
くはスイッチの切換で演算可能とする回路を提供した。As explained above, the present invention relates to a bit slice type accumulator used in a digital filter in a broad sense.
The present invention provides a circuit that uses the same basic circuit configuration and can perform calculations on each of the highest, middle, and lowest bit sliced bits by changing a few connections or changing a switch.
したがって1回路の栗横化、共通化を可能とし、性能の
よい(広義の)ディジタルフィルタを実現することがで
きるO
なお、特許請求の範囲第1項は最上位のスライス部分を
、同第2頃は中位の部分を、また同第3項は最下位の部
分の構成をクレームしているっTherefore, it is possible to simplify and share one circuit, and to realize a high-performance (in a broad sense) digital filter. In the 1990s, the middle part was claimed, and in Clause 3, the lowest part was claimed.
第1図は従来のディジタルフィルタの構成図。
第2図は本発明によるAタイプの累算装置の基本構成を
示V図、第3図は本発明の第1実施例の構成図、第4図
は本発明の第2実施例の構成図、第5図は本発明による
Bタイプの累算装置の基本構成を示す図、第6図は本発
明の第3実施例の構成図、第7図は本発明の第4実施例
の構成図をそれぞれ示す。
1は遅延回路、2は蓄積装置、3は並直列変換回路、4
,6.7は加算器、 5.8.9,10,12はレジス
タ、 11.13はスイッチ、A、B、C,D。
E、F、Gは端子、アは2人力加算器、イは3人力加算
器2口はデ1−IX 2−1 、 /%はψjを示す。
代理人 弁理士 小池 龍太部
第1図
第2霞
、5’4 jfa ’l’z yt”)’4 Ya
Yz YtFIG. 1 is a block diagram of a conventional digital filter. FIG. 2 is a diagram V showing the basic configuration of an A type accumulation device according to the present invention, FIG. 3 is a configuration diagram of a first embodiment of the present invention, and FIG. 4 is a configuration diagram of a second embodiment of the present invention. , FIG. 5 is a diagram showing the basic configuration of a B-type accumulation device according to the present invention, FIG. 6 is a configuration diagram of a third embodiment of the invention, and FIG. 7 is a diagram of the configuration of a fourth embodiment of the invention. are shown respectively. 1 is a delay circuit, 2 is a storage device, 3 is a parallel-serial conversion circuit, 4
, 6.7 are adders, 5.8.9, 10, 12 are registers, 11.13 are switches, A, B, C, D. E, F, G are terminals, A is a two-man power adder, B is a three-man power adder, two ports are D1-IX2-1, /% represents ψj. Agent: Patent Attorney Ryutabe Koike (Figure 1, Figure 2) Kasumi, 5'4 jfa 'l'z yt'')'4 Ya
Yz Yt
Claims (2)
)L’値J=ZiM、ZiM−1,・・・、Zi 1(
7) N ヒツト情報zj、・・・zf・・・、zi
をM個発生する手段(1)と。 ON−1 前記Nビット情報zj、・・・Zi、・・・l ”fl
−1と伝達関数L HfZ)とで定まる関数値および定数値に対応する値ψ
をそれぞれ貯蔵する蓄積装置(2)とを備え2Mビット
の正負を含む2進コ一ド入力信号を受領し出力信号Yを
発生するディジタルフィルタに用いられる。ビットスラ
イス演算を実行する累算器であって: 咳蓄積装置の信号を受けて累積和を演算し、累積和もし
くはフィルタ出力を出方するとともに。 ビットスライスされた直近下位ビット群のキャリイ信号
も受領して累算し、牛ヤリイ信号を出力する第1の加算
器(6)と; 該蓄積装置からの符号信号と、前記第1の加算器のキャ
リイ信号とを受領して加算し、前記第1の加算器の累算
する累積和に対応する符号を求めるための第2の加算器
(7)と; 該第2の加算器が出力する符号を格納し2次の符号演算
のための情報として該@2の加算器へ出力するfilの
レジスタ(9)と; 該第1の加算器が累算した累積和を受けてそれをそのま
ま、もしくは所定ビットだけ右ヘシフトして格納し2次
の累積演算においてその格納された累積和を所定ビット
だけ右ヘシフトさせ、もしくはそのまま前記加算器ずこ
入力する第2のレジスタf81と; 該第1の加算器で切り捨てられる下位ビット情報を受領
して格納した後、ビットスライスされた直近下位ビット
群の加算器へ出力する第3のレジスタロ情とから成る累
算器。(1) Binary code sample containing N M bits positive and negative) L' value J = ZiM, ZiM-1, ..., Zi 1 (
7) N hit information zz,...zf...,zi
Means (1) for generating M pieces of . ON-1 The N-bit information zz,...Zi,...l ”fl
-1 and the value ψ corresponding to the function value and constant value determined by the transfer function L HfZ)
It is used in a digital filter which receives a binary code input signal containing 2M bits of positive and negative signals and generates an output signal Y. An accumulator that performs a bit slice operation: receives a signal from a cough storage device, calculates a cumulative sum, and outputs a cumulative sum or filter output. a first adder (6) that also receives and accumulates the carry signal of the bit sliced nearest lower bit group and outputs a signal; a code signal from the storage device; and the first adder a second adder (7) for receiving and adding the carry signals of and calculating a sign corresponding to the cumulative sum accumulated by the first adder; the second adder outputs A fil register (9) that stores the code and outputs it to the @2 adder as information for the secondary code operation; receives the cumulative sum accumulated by the first adder and uses it as is; or a second register f81 that shifts the stored cumulative sum to the right by a predetermined bit and stores it, and in a secondary accumulation operation shifts the stored cumulative sum to the right by a predetermined bit, or inputs it as it is to the adder; and a third register information that receives and stores the lower bit information to be truncated by the adder, and then outputs the bit-sliced nearest lower bit group to the adder.
(fi Zi=Z’!’、Z’;−’、−、Z!)N
ヒy )情報Z ’ 、 ”’II
1 zj をM個発生する手段(りと;−1 前記Nビット情報zj、・・・Zj、・・・l”i+−
1と伝達関数1 HVJ)とで定まる関数値および定数値に対応する値ψ
をそれぞれ貯蔵する蓄積装#(2)とを備え2Mビット
の正負を含む2進コ一ド入力信号を受領し出力信号Yを
発生するディジタルフィルタに用いられる。ビットスラ
イス演算を実行する累算器であって: 該蓄積装置の信号を受けて累積和を演算し、累積和もし
く4はフィルタ出力を出力するとともに。 ビットスライスされた直近下位ビット群のキャリイ信号
をも受領して累算し、ビットスライスされた直近上位ビ
ット群ヘキャリイ信号を出力し。 ビットスライスされた直近上位ビット群で累算された累
積和で切り捨てられる下位ビット情報を受けて累算する
加算器(6)と; 該加算器が累算した累積和を受けでそれをそのまま、も
しくは所定ビットだけ右ヘシフトして格納し2次の累積
演算においてその格納された累積和を所定ビットだけ右
ヘシフトさせ、もしくはそのまま前記加算器に入力する
第1のレジスタ(8)と該加算器で切り捨てられる下位
ヒツト情報を受領して格納した後、ビットスライスされ
た直近下位ビット群の加算器へ出力する第2のレジスタ
01とから成る累算器。 CtI N個のMビットの正負を含む2進コードサン
プル値Zi=z’!’、ZM−’、”−、Z! (J)
N ヒツト情報Z1.・・・zj・・・、zj
をM個発生する手段11+と;−1 前記Nビット情報Zj、・・・Zj、・・・、Zj
と伝達関数l N7+ HW) 、!:で定まる関数値および定数値に対応する
値ψをそれぞれ貯蔵する蓄積装置12+とを備え2Mビ
ア1−の正負を含む2進コ一ド入力信号を受領し出力信
号Yを発生するディジタルフィルタに用いられる。ビッ
トスライス演算を実行する累算器であって: 該蓄積装置の信号を受けて累積和を累算し、累積和もし
くはフィルタ出力を出力するとともに。 ピント、スライスされた直近上位ビット群ヘキャリイ信
号を出力し。 ビットスライスされた直近上位ビット群で累算された累
積和で切り捨てられるドfi″f、ビット情報を受けて
累算する加算器+61と; 該加算器が累算した累積和を受けてそれをそのまま、も
しくは所定ビットだけ右ヘシフトして格納し1次の累積
演算においてその格納された累積和を所定ビットだけ右
ヘシフトさせ、もしくはそのまま前記加算器へ出力する
レジスタ(8)とから成る累算器。(2) Binary code sample (fi Zi = Z'!', Z';-', -, Z!) containing N M bits with positive and negative values
Hiy) Information Z', "'II
A means for generating M pieces of 1 zz (-1) the N-bit information zz, . . .
1 and the value ψ corresponding to the function value and constant value determined by the transfer function 1 (HVJ)
It is used in a digital filter that receives a binary code input signal containing 2M bits of positive and negative signals and generates an output signal Y. An accumulator that performs a bit slice operation: receives the signal of the storage device, calculates a cumulative sum, and outputs a cumulative sum or filter output. It also receives and accumulates the bit-sliced carry signal of the most lower-order bit group, and outputs a carry signal for the bit-sliced most-order upper bit group. an adder (6) that receives and accumulates the lower bit information that is truncated by the cumulative sum accumulated in the bit-sliced most significant bit group; receives the cumulative sum accumulated by the adder and continues it as it is; Alternatively, the first register (8) and the adder are shifted to the right by a predetermined bit and stored, and in the secondary accumulation operation, the stored cumulative sum is shifted to the right by a predetermined bit, or inputted as is to the adder. An accumulator comprising a second register 01 which receives and stores the lower-order hit information to be truncated, and then outputs the bit-sliced immediately lower-order bit group to an adder. CtI Binary code sample value Zi=z'! containing N M bits of positive and negative values. ', ZM-', "-, Z! (J)
N Hit information Z1. ...zz..., zz
Means 11+ for generating M pieces of; -1 the N-bit information Zj, . . . Zj, . . . , Zj;
and the transfer function l N7+ HW) ,! : A digital filter that receives a binary code input signal including positive and negative signals from the 2M via 1- and generates an output signal Y. used. An accumulator that performs a bit slice operation: receives a signal from the storage device, accumulates a cumulative sum, and outputs a cumulative sum or filter output. Focus and output a carry signal to the sliced most significant bit group. an adder +61 that receives bit information and accumulates it; an adder +61 that receives the bit information and accumulates it; an accumulator comprising a register (8) that stores the accumulated sum as it is, or shifts it to the right by a predetermined bit, and in a primary accumulation operation shifts the stored cumulative sum to the right by a predetermined bit, or outputs it as it is to the adder; .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13181082A JPS5922427A (en) | 1982-07-28 | 1982-07-28 | Accumulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13181082A JPS5922427A (en) | 1982-07-28 | 1982-07-28 | Accumulator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5922427A true JPS5922427A (en) | 1984-02-04 |
JPS6410966B2 JPS6410966B2 (en) | 1989-02-22 |
Family
ID=15066636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13181082A Granted JPS5922427A (en) | 1982-07-28 | 1982-07-28 | Accumulator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5922427A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS617715A (en) * | 1984-06-22 | 1986-01-14 | Sony Corp | Digital filter |
JPS617716A (en) * | 1984-06-22 | 1986-01-14 | Sony Corp | Digital filter |
JPS6387930U (en) * | 1986-06-26 | 1988-06-08 |
-
1982
- 1982-07-28 JP JP13181082A patent/JPS5922427A/en active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS617715A (en) * | 1984-06-22 | 1986-01-14 | Sony Corp | Digital filter |
JPS617716A (en) * | 1984-06-22 | 1986-01-14 | Sony Corp | Digital filter |
JPS6387930U (en) * | 1986-06-26 | 1988-06-08 |
Also Published As
Publication number | Publication date |
---|---|
JPS6410966B2 (en) | 1989-02-22 |
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