JPS59224170A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59224170A JPS59224170A JP9965183A JP9965183A JPS59224170A JP S59224170 A JPS59224170 A JP S59224170A JP 9965183 A JP9965183 A JP 9965183A JP 9965183 A JP9965183 A JP 9965183A JP S59224170 A JPS59224170 A JP S59224170A
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- Japan
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- integrated circuit
- semiconductor integrated
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000004888 barrier function Effects 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 abstract description 15
- 239000012535 impurity Substances 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 description 27
- 238000002955 isolation Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 241001446276 Helia <angisperm> Species 0.000 description 1
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- 230000006378 damage Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路の入力サージ耐量を向上す
ることを目的とした半導体集積回路装置に関するもので
ある。
ることを目的とした半導体集積回路装置に関するもので
ある。
まず、半導体集積回路のサージ耐量および測定方法につ
いて説明する。
いて説明する。
サージ耐量の測定方法として第１図に示す回路がある。
同図において、１は静電容量、２は前記静電容量１忙電
荷を充電するだめの電圧源、３は前記静電容量ＩＫ電荷
を充電する時のスイッチ、４は被試験体である半導体集
積回路、５は前記半導体集積回路４に電圧および電荷を
印加する時のスイッチ、６は前記半導体集積回路４のサ
ージ耐量測定端子、７は前記半導体集積回路４０基準電
位、８はサージ耐量測定回路の基準電位である。
荷を充電するだめの電圧源、３は前記静電容量ＩＫ電荷
を充電する時のスイッチ、４は被試験体である半導体集
積回路、５は前記半導体集積回路４に電圧および電荷を
印加する時のスイッチ、６は前記半導体集積回路４のサ
ージ耐量測定端子、７は前記半導体集積回路４０基準電
位、８はサージ耐量測定回路の基準電位である。
サージ耐量の測定および印加方法は、スイッチ５を開放
の状態でスイッチ３を閉じ静電容量１に電圧を印加し、
スイッチ３を開放後スイッチ５を閉じ、この操作ｔサー
ジ耐量測定端子６が破壊するまで電圧源２の電圧を順次
上昇させながら繰り返し、破壊した時の電圧なサージ耐
量とする。
の状態でスイッチ３を閉じ静電容量１に電圧を印加し、
スイッチ３を開放後スイッチ５を閉じ、この操作ｔサー
ジ耐量測定端子６が破壊するまで電圧源２の電圧を順次
上昇させながら繰り返し、破壊した時の電圧なサージ耐
量とする。
従来のバイポーラ形集積回路装置として第２図に示すも
のが知られている。同図において、１１はＰ形半導体基
板であり、１２〜２２は入力回路ブロックにお１する各
構成を示す。テなわら、１２は高不純物濃度のＮ＋形埋
込層、１３はエビタキシャル成長させたＮ形層、１４お
よび１４′は高不純物濃度の１形拡散領域、１５はショ
ットキバリ７ダイオード（以下ＳＢＤと記丁）、１６は
前記Ｎ形層１３Ｖｃ対するオーミンク接続を得るために
形成された高不純物濃度のＮ＋形拡散領域、１７はＳＢ
Ｄ、１８および１８′は高不純物濃度のＰ＋形分離拡散
領域、１Ｂ、２０．２１は金属層であり、金属層１９は
、Ｎ形層１３に接してそこＫＳＢＤ１５を形成し、また
、Ｐ＋形拡散領域１４゜１イに接してオーミンク接続さ
れ、基準電圧が印加される。金属層２０は、Ｎ＋形拡散
領域１６に接してオーミック接続した入力端子となり、
金属層２１は、Ｎ形層１３に接して５ＢＤＩ ７’に形
成する。２２は前記各金属層１９，２０，２１と半導体
を絶縁するための絶縁膜である。また、高不純物濃度の
Ｐ＋形拡散領域１８はトランジスタおよびダイオードを
他の素子から分離するだめの領域であり、上記大刀回路
ブロックを分離するためのＰ 形分離拡散領域１８′と
連続しており同時に形成される。したがって、この場合
金属層１９に電気的に接続されているＰ＋形拡散領域ｚ
、１４’。
のが知られている。同図において、１１はＰ形半導体基
板であり、１２〜２２は入力回路ブロックにお１する各
構成を示す。テなわら、１２は高不純物濃度のＮ＋形埋
込層、１３はエビタキシャル成長させたＮ形層、１４お
よび１４′は高不純物濃度の１形拡散領域、１５はショ
ットキバリ７ダイオード（以下ＳＢＤと記丁）、１６は
前記Ｎ形層１３Ｖｃ対するオーミンク接続を得るために
形成された高不純物濃度のＮ＋形拡散領域、１７はＳＢ
Ｄ、１８および１８′は高不純物濃度のＰ＋形分離拡散
領域、１Ｂ、２０．２１は金属層であり、金属層１９は
、Ｎ形層１３に接してそこＫＳＢＤ１５を形成し、また
、Ｐ＋形拡散領域１４゜１イに接してオーミンク接続さ
れ、基準電圧が印加される。金属層２０は、Ｎ＋形拡散
領域１６に接してオーミック接続した入力端子となり、
金属層２１は、Ｎ形層１３に接して５ＢＤＩ ７’に形
成する。２２は前記各金属層１９，２０，２１と半導体
を絶縁するための絶縁膜である。また、高不純物濃度の
Ｐ＋形拡散領域１８はトランジスタおよびダイオードを
他の素子から分離するだめの領域であり、上記大刀回路
ブロックを分離するためのＰ 形分離拡散領域１８′と
連続しており同時に形成される。したがって、この場合
金属層１９に電気的に接続されているＰ＋形拡散領域ｚ
、１４’。
Ｐ＋形分離拡散領域１８．１１．Ｐ形半導体基板１１は
すべて基準電位となる。
すべて基準電位となる。
ここで、第１図のサージ耐量測定端子６タ第２図の入力
端子となる金属層２０に接続し、第１図の基準電位７１
第２図の基準電位１９に接続してサージ耐量を測定する
と、第１図に示す入力端子となる金属層２０に印加され
乳電圧は５ＢＤ１５゜１７およびＮ形層１３とＰ＋形拡
散領域１４．Ｎ形Ｊ＠１３とＰ＋形拡散領域１４’、
Ｎ形層１３とＰ＋形分離拡散領域１８．Ｎ形層１３とＰ
＋形分離拡散領域１Ｂ’、Ｎ＋形埋込層１２と半動体基
板１１の各接合に加わる。このような電圧が印加された
時低い電圧で５ＢＤ１５．１７は破壊さ４、ショットキ
バリアダイオード付標準バイポーラロジックの欠点とな
っていた（第１図の静電容量１が２００ ＰＦ テサー
シ耐量１２０Ｖ）。
端子となる金属層２０に接続し、第１図の基準電位７１
第２図の基準電位１９に接続してサージ耐量を測定する
と、第１図に示す入力端子となる金属層２０に印加され
乳電圧は５ＢＤ１５゜１７およびＮ形層１３とＰ＋形拡
散領域１４．Ｎ形Ｊ＠１３とＰ＋形拡散領域１４’、
Ｎ形層１３とＰ＋形分離拡散領域１８．Ｎ形層１３とＰ
＋形分離拡散領域１Ｂ’、Ｎ＋形埋込層１２と半動体基
板１１の各接合に加わる。このような電圧が印加された
時低い電圧で５ＢＤ１５．１７は破壊さ４、ショットキ
バリアダイオード付標準バイポーラロジックの欠点とな
っていた（第１図の静電容量１が２００ ＰＦ テサー
シ耐量１２０Ｖ）。
この発明は、上記従来の欠点を除去するためになされた
もので、Ｐ＋形拡散領域の面積な広くすることによりサ
ージ耐量の向上を図ったものであ以下、この発明の一実
施例火弟３図を用いて説明する。第３図において、第２
図と同一符号は同一部分をなし、２３は第２図で説明し
たＰ＋形拡散領域１４の長さを長くし面積を大きくした
Ｐ＋形拡散領域である。
もので、Ｐ＋形拡散領域の面積な広くすることによりサ
ージ耐量の向上を図ったものであ以下、この発明の一実
施例火弟３図を用いて説明する。第３図において、第２
図と同一符号は同一部分をなし、２３は第２図で説明し
たＰ＋形拡散領域１４の長さを長くし面積を大きくした
Ｐ＋形拡散領域である。
この発明において重要なことは、入力クランプダイオー
ドのガードリングとして使われているＰ＋形拡散領域２
３の長さＷ、すなわち、この長さＷの領域がなげねばコ
ンタクトホールのエツジに電界が集中しＳＢＤの理論特
性と実際の特性が一致せず、あたかもリーク電流か流れ
又いるようにみえる問題がある。この問題ケ解決するた
めＫＰ＋形拡散領域２３をガードリングとして用い、こ
のＰ＋形拡散領域２３の長さＷは従来は製造設計基準で
決まる７、５μｍで充分であるとされていたが、この発
明ではそれ以上の１２．５μｍにすることにより１形拡
散領域２３の面積を大きくすることにより、第１ＫＮ＋
形埋込層１２からＰ＋形拡散領域２３までの抵抗値ｌ下
げ５ＢＤＩ ５．１７に印加される電圧を下げること、
第２にサージ電圧に弱い５ＢＤＩ ５．１７に注入され
る電流密度を減少させることでサージ耐量の向上（第１
図の静電容量１が２００ ＰＦの時２２０Ｖ）をはかっ
たものである。
ドのガードリングとして使われているＰ＋形拡散領域２
３の長さＷ、すなわち、この長さＷの領域がなげねばコ
ンタクトホールのエツジに電界が集中しＳＢＤの理論特
性と実際の特性が一致せず、あたかもリーク電流か流れ
又いるようにみえる問題がある。この問題ケ解決するた
めＫＰ＋形拡散領域２３をガードリングとして用い、こ
のＰ＋形拡散領域２３の長さＷは従来は製造設計基準で
決まる７、５μｍで充分であるとされていたが、この発
明ではそれ以上の１２．５μｍにすることにより１形拡
散領域２３の面積を大きくすることにより、第１ＫＮ＋
形埋込層１２からＰ＋形拡散領域２３までの抵抗値ｌ下
げ５ＢＤＩ ５．１７に印加される電圧を下げること、
第２にサージ電圧に弱い５ＢＤＩ ５．１７に注入され
る電流密度を減少させることでサージ耐量の向上（第１
図の静電容量１が２００ ＰＦの時２２０Ｖ）をはかっ
たものである。
なお、特許請求の範囲と実施例との対応を示すと下記の
ようＫなる。
ようＫなる。
第１領域・・・・・・Ｐ形半導体基板１１第２領域・・
・・・・Ｎ形層１３ 第３領域・・・・・・Ｐ＋形分離隔散領−域・１８．１
８’第４領域・・・・・・Ｐ４−形拡散領域１４．１４
’以上説明したよう匠、この発明はショットキバリ７ダ
イオードσ）カードリングとし【用いろねる領域の長さ
ｔ長くし面積な大きくしたので、入力端子に直列に抵抗
を接続しサージ耐量の向上を図ったものに比較して入出
力伝搬時間ケ犠牲にせず、サージ耐量の向上ｙｔまかる
ことができる利点がある。
・・・・Ｎ形層１３ 第３領域・・・・・・Ｐ＋形分離隔散領−域・１８．１
８’第４領域・・・・・・Ｐ４−形拡散領域１４．１４
’以上説明したよう匠、この発明はショットキバリ７ダ
イオードσ）カードリングとし【用いろねる領域の長さ
ｔ長くし面積な大きくしたので、入力端子に直列に抵抗
を接続しサージ耐量の向上を図ったものに比較して入出
力伝搬時間ケ犠牲にせず、サージ耐量の向上ｙｔまかる
ことができる利点がある。
第１図はサージ耐量の測定回路図、第２図は従来のバイ
ポーラ型集積回路装置の断面図、第３図はこの発明によ
るバイポーラ型集積回路装置の断面図である。 図中、１１はＰ形半導体基板であり、１２は高不純物濃
度のＮ＋形埋込層、１３はエピタキシャル成長させたＮ
形層、１４および１４′は高不純物濃度の１形拡散領域
、１５．１７はショットキバリアダイオード、１６は前
記Ｎ形層１３に対するオーミック接続を得るために形成
された高不純物濃度のＮ＋形拡散領域、１８および１８
′は高不純物濃度のＰ＋形分離拡散領域、１９，２０．
２１は金属層であり、２２は前記各金属層１９，２０゜
２１と半導体を絶縁するための絶縁膜、２３は１形拡散
領域である。なお、図中の同一符号は同一または相当部
分ｌ示す。 代理人 大 岩 増 雄 （外２名）特許庁長官殿 ｌ 事件の表示 特願昭５８−０９９６５１号２、
発明の名称 半導体集積回路装置３、補正をする者 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２）同じく第３頁１６行の「Ｐ＋形拡散領域］８」を
、ｒＰ′″形分洲１拡散領域１８」と補正する。 （３）同しく第４頁６行の「基準電位１９」を、「金属
層１９」と補正する。 （４）同じく第４頁１１行の「半動体基板１１」を、「
Ｐ形半導体基板１１」と補正する。 （５）同じく第６頁１０行の「Ｐ＋形分離隔散領域」を
、「Ｐ＋形分ＲＪｉ拡散領域」と補正する。 以上 ２、特許請求の範囲 半導体集積回路の基体となる第１導電形の第１領域と、
この第１領域の上面に形成された第２導電形の第２領域
と、この第２領域の上面から前記第１領域に達し前記第
２領域を複数に分離するための第３領域と、前記第２領
域の上表面から前記と、前記第２領域の上表面に形成さ
れたショットキ／ヘリアダイオードを持つ半導体集積回
路においたことを特徴とする半導体集積回路装置。
ポーラ型集積回路装置の断面図、第３図はこの発明によ
るバイポーラ型集積回路装置の断面図である。 図中、１１はＰ形半導体基板であり、１２は高不純物濃
度のＮ＋形埋込層、１３はエピタキシャル成長させたＮ
形層、１４および１４′は高不純物濃度の１形拡散領域
、１５．１７はショットキバリアダイオード、１６は前
記Ｎ形層１３に対するオーミック接続を得るために形成
された高不純物濃度のＮ＋形拡散領域、１８および１８
′は高不純物濃度のＰ＋形分離拡散領域、１９，２０．
２１は金属層であり、２２は前記各金属層１９，２０゜
２１と半導体を絶縁するための絶縁膜、２３は１形拡散
領域である。なお、図中の同一符号は同一または相当部
分ｌ示す。 代理人 大 岩 増 雄 （外２名）特許庁長官殿 ｌ 事件の表示 特願昭５８−０９９６５１号２、
発明の名称 半導体集積回路装置３、補正をする者 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２）同じく第３頁１６行の「Ｐ＋形拡散領域］８」を
、ｒＰ′″形分洲１拡散領域１８」と補正する。 （３）同しく第４頁６行の「基準電位１９」を、「金属
層１９」と補正する。 （４）同じく第４頁１１行の「半動体基板１１」を、「
Ｐ形半導体基板１１」と補正する。 （５）同じく第６頁１０行の「Ｐ＋形分離隔散領域」を
、「Ｐ＋形分ＲＪｉ拡散領域」と補正する。 以上 ２、特許請求の範囲 半導体集積回路の基体となる第１導電形の第１領域と、
この第１領域の上面に形成された第２導電形の第２領域
と、この第２領域の上面から前記第１領域に達し前記第
２領域を複数に分離するための第３領域と、前記第２領
域の上表面から前記と、前記第２領域の上表面に形成さ
れたショットキ／ヘリアダイオードを持つ半導体集積回
路においたことを特徴とする半導体集積回路装置。
Claims (1)
- 半導体集積回路の基体となる第１導電形の第１領域と、
この第１領域の上面に形成された第２導電形の第２領域
と、この第２領域の上面から前記第１領域に達し前記第
２領域を複数に分離するための第３領域と、前記第２領
域の上表面から前記第１領域に達しない第４領域と、前
記第２領域の上表面に形成されたショットキバリアダイ
オードｌ持つ半導体集積回路において、前記第４領域の
面積をサージ耐量を減少させるため大きく構成したこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9965183A JPS59224170A (ja) | 1983-06-03 | 1983-06-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9965183A JPS59224170A (ja) | 1983-06-03 | 1983-06-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224170A true JPS59224170A (ja) | 1984-12-17 |
Family
ID=14252956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9965183A Pending JPS59224170A (ja) | 1983-06-03 | 1983-06-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996003774A1 (de) * | 1994-07-27 | 1996-02-08 | Siemens Aktiengesellschaft | Halbleiterbauelement mit hochsperrendem randabschluss |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168183A (ja) * | 1974-12-10 | 1976-06-12 | Nippon Electric Co | Shotsutokiseiryusoshi |
-
1983
- 1983-06-03 JP JP9965183A patent/JPS59224170A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168183A (ja) * | 1974-12-10 | 1976-06-12 | Nippon Electric Co | Shotsutokiseiryusoshi |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996003774A1 (de) * | 1994-07-27 | 1996-02-08 | Siemens Aktiengesellschaft | Halbleiterbauelement mit hochsperrendem randabschluss |
| US5712502A (en) * | 1994-07-27 | 1998-01-27 | Siemens Aktiengesellschaft | Semiconductor component having an edge termination means with high field blocking capability |
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