JPS59223856A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPS59223856A JPS59223856A JP58097840A JP9784083A JPS59223856A JP S59223856 A JPS59223856 A JP S59223856A JP 58097840 A JP58097840 A JP 58097840A JP 9784083 A JP9784083 A JP 9784083A JP S59223856 A JPS59223856 A JP S59223856A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- switch
- arithmetic unit
- units
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数のｏＪＬ算器から成る演算装置、特に、直
列に接続した演算器９らち１つが故障した際にも装置の
動作を停止させることを防ぐのに好適な演算装置に関す
る。
列に接続した演算器９らち１つが故障した際にも装置の
動作を停止させることを防ぐのに好適な演算装置に関す
る。
複数の演算器から成る演算装置において、演算器のうち
の１つが故障しても装置全体の動作を停止させないだめ
の高信頼化手段として、通常各演算器の故障を検出する
回路を設け、故障を検出した際に該演算器をあらかじめ
用意した待機の演算器と結線の自動変更によシ置きかえ
るというものがある。しかしこの場合には、演算装置を
構成する演算器の数に比例した数の故障検出回路と待機
用演算器が必要となるため、演Ｓ器数が大きくなるにつ
れ演算装置全体の規模が増大するという欠点があった。
の１つが故障しても装置全体の動作を停止させないだめ
の高信頼化手段として、通常各演算器の故障を検出する
回路を設け、故障を検出した際に該演算器をあらかじめ
用意した待機の演算器と結線の自動変更によシ置きかえ
るというものがある。しかしこの場合には、演算装置を
構成する演算器の数に比例した数の故障検出回路と待機
用演算器が必要となるため、演Ｓ器数が大きくなるにつ
れ演算装置全体の規模が増大するという欠点があった。
本発明の目的は、直列に接続した同種の複数の演算器か
ら成る演算装置において、簡単な回路を付加するだけで
、演算器のうちの１つが故障しても装置全体の動作を停
止させることのない高信頼演算装置を提供することにあ
る。
ら成る演算装置において、簡単な回路を付加するだけで
、演算器のうちの１つが故障しても装置全体の動作を停
止させることのない高信頼演算装置を提供することにあ
る。
このような目的を達成するために、本発明では、−複数
の直列に接続された演算器対外に予備の待機用演算器と
演算器の故障を検出する手段と、演算器の接続を変更す
る手段とをそれぞれ１個ずつ設けたことに特徴がある。
の直列に接続された演算器対外に予備の待機用演算器と
演算器の故障を検出する手段と、演算器の接続を変更す
る手段とをそれぞれ１個ずつ設けたことに特徴がある。
ここで本発明の対象とする演算装置における演算器の接
続の例を説明する。ここでは同一種の演算を行なう演算
器を複数個直列に結合し、全演算器を同時に動作させる
場合金考える。同種の演算器を直列に並べる演算装置の
例としては高速フーリエ変換ＦＦＴを実行する装置があ
る。ＦＦ’Ｔのアルゴリズムは、例えば文献＋ Ｊ −
Ｗ−Ｃｏｏｌｅｙａｎｄ Ｊ 、ｗ、’ｒｕｋｅｙ
ｌ ” Ａ” Ａｌｇ”！”ｋｆ、 ”ｒｔｈ
ｅ Ｍａｃｈｉｎｅ Ｃｏｍｐｕｔａｔｉｏｎ ｏｆ
Ｃｏｍｐｌｅｘｐｏｕｒｉｅｒ ３ｅｒｉｅｓ”
、Ｍａｔｂ、Ｃｏｍｐｕｔａｔｉｏｎ。
続の例を説明する。ここでは同一種の演算を行なう演算
器を複数個直列に結合し、全演算器を同時に動作させる
場合金考える。同種の演算器を直列に並べる演算装置の
例としては高速フーリエ変換ＦＦＴを実行する装置があ
る。ＦＦ’Ｔのアルゴリズムは、例えば文献＋ Ｊ −
Ｗ−Ｃｏｏｌｅｙａｎｄ Ｊ 、ｗ、’ｒｕｋｅｙ
ｌ ” Ａ” Ａｌｇ”！”ｋｆ、 ”ｒｔｈ
ｅ Ｍａｃｈｉｎｅ Ｃｏｍｐｕｔａｔｉｏｎ ｏｆ
Ｃｏｍｐｌｅｘｐｏｕｒｉｅｒ ３ｅｒｉｅｓ”
、Ｍａｔｂ、Ｃｏｍｐｕｔａｔｉｏｎ。
１９．２９７−３０１．１９６５．による。第１図は２
Ｎ点のデータに対するＦＦＴ装置の例である。
Ｎ点のデータに対するＦＦＴ装置の例である。
演算器１−１〜１−ＮはＦ’ＦＴのアルゴリズムの基本
となるバタフライ演算を行なう同一の演算器である。デ
ータは演算器１−１の入力端子２から一次々与えられる
と、各演算器でバタフライ演算を次々と施されたのち演
算器１−Ｎの出力端子３から取シ出される。
となるバタフライ演算を行なう同一の演算器である。デ
ータは演算器１−１の入力端子２から一次々与えられる
と、各演算器でバタフライ演算を次々と施されたのち演
算器１−Ｎの出力端子３から取シ出される。
第２図は本発明による演算装置の一実施例の全体構成図
である。Ｎ個の演算器１−１〜１−Ｎが直列に結合され
ている。平常動作時にはスイッチ８−１〜８−Ｎは演算
器１−ｉの出力を演算器１−五＋１の入力とするように
汝続されている。但し演算器１−Ｈの出力は出力端子３
に接続されている。こうしてＮ１固の演算器１−１〜１
−Ｎが同時に動作し、入力端子２から入力されたデータ
を処理して出力端子３から出力する演算を行なう。
である。Ｎ個の演算器１−１〜１−Ｎが直列に結合され
ている。平常動作時にはスイッチ８−１〜８−Ｎは演算
器１−ｉの出力を演算器１−五＋１の入力とするように
汝続されている。但し演算器１−Ｈの出力は出力端子３
に接続されている。こうしてＮ１固の演算器１−１〜１
−Ｎが同時に動作し、入力端子２から入力されたデータ
を処理して出力端子３から出力する演算を行なう。
いま後に詳述する方法で故障検出回路４が演算器の１つ
が故障していることを検出したとする。
が故障していることを検出したとする。
この演算器を１−ｊとする。このとき制御装置５は次の
手順でこの演算器１−ｊを待機用演算器１−Ｎ＋１で置
きかえることによシ、以降の装置全 １体の動
作を停止させることなく続行させる。
手順でこの演算器１−ｊを待機用演算器１−Ｎ＋１で置
きかえることによシ、以降の装置全 １体の動
作を停止させることなく続行させる。
制御装置５は信号線９を介して指令を送シ、スイッチ６
で演算器１−ｊの入力線１０とスイッチ６の出力線１１
が接続されるようにし、スイッチ７で入力線１３と第ｊ
番目の出力線１２とが接続されるようにし、スイッチｓ
−ｊで、演算器１−ｊと１−ｊ＋ｔとの接続を切り、代
シに上記スイッチ７の第ｊ番目の出力線１２と演算器１
−ｊ＋１とが接続されるようにする。但し、Ｊ＝Ｎのと
き上記演算器１−ｊ＋ｘは出力端子３とおきかえる。
で演算器１−ｊの入力線１０とスイッチ６の出力線１１
が接続されるようにし、スイッチ７で入力線１３と第ｊ
番目の出力線１２とが接続されるようにし、スイッチｓ
−ｊで、演算器１−ｊと１−ｊ＋ｔとの接続を切り、代
シに上記スイッチ７の第ｊ番目の出力線１２と演算器１
−ｊ＋１とが接続されるようにする。但し、Ｊ＝Ｎのと
き上記演算器１−ｊ＋ｘは出力端子３とおきかえる。
以上の動作によシ故障した演算器１−ｊは待機用演算器
ｉ−Ｎ＋１で置きかえられたことになる。
ｉ−Ｎ＋１で置きかえられたことになる。
次に故障検出回路４の動作を第３図に従い説明する。制
御装置５から信号線１７を介して演算器番号が送られて
くる。いま、これをｊとする。すると、スイッチ３０は
演算器１−ｊの入力データを持つ入力線１４とスイッチ
３０の出力線３４とを接続する。同時にスイッチ３１は
演算器１−ｊ＋１の入力データを持つ入力線１５とスイ
ッチ３１の出力線３６とを接続する。演算器３２は演算
器１−１〜１−Ｎ＋１と同じものである。比較器３３は
演算４３２の出力３５とスイッチ３１の出力３６とを比
較する。この両者が一致すれば演算器１−ｊと３２は同
一処理を行なったと考えられる。しかし両者が不一致の
場合は演算器１−ｊが故障したものとみなし、その検出
信号を信号線１６を介して制御装置５へ送る。制御装置
５はそののち前述の動作を行ない演算器１−ｊを待機用
演算器１−Ｎ＋１に置きかえる。ここで、制御装置５は
信号線１７を介して一定時間ごとに相異なる演算器番号
ｋ （ｋ＝１．・・・、Ｎ）を故障検出回路４に送るこ
とによシ、１台の故障検出回路で全演算器の診断を行な
うことが可能となる。
御装置５から信号線１７を介して演算器番号が送られて
くる。いま、これをｊとする。すると、スイッチ３０は
演算器１−ｊの入力データを持つ入力線１４とスイッチ
３０の出力線３４とを接続する。同時にスイッチ３１は
演算器１−ｊ＋１の入力データを持つ入力線１５とスイ
ッチ３１の出力線３６とを接続する。演算器３２は演算
器１−１〜１−Ｎ＋１と同じものである。比較器３３は
演算４３２の出力３５とスイッチ３１の出力３６とを比
較する。この両者が一致すれば演算器１−ｊと３２は同
一処理を行なったと考えられる。しかし両者が不一致の
場合は演算器１−ｊが故障したものとみなし、その検出
信号を信号線１６を介して制御装置５へ送る。制御装置
５はそののち前述の動作を行ない演算器１−ｊを待機用
演算器１−Ｎ＋１に置きかえる。ここで、制御装置５は
信号線１７を介して一定時間ごとに相異なる演算器番号
ｋ （ｋ＝１．・・・、Ｎ）を故障検出回路４に送るこ
とによシ、１台の故障検出回路で全演算器の診断を行な
うことが可能となる。
なお演算器１−ｊの故障を修理したのちには、スイッチ
６．７を切断し、スイッチｓ−ｊで演算器１−ｊと１−
ｊ＋１とを接続し、該演算器を復帰させればよい。
６．７を切断し、スイッチｓ−ｊで演算器１−ｊと１−
ｊ＋１とを接続し、該演算器を復帰させればよい。
次に、本発明の演算器の他の実施例について説明する。
第４図に示すごとくアルゴリズムの要求する個数Ｎよシ
１つ多いＮ＋１個の演算器１−１〜１−Ｎ＋１を用意す
る。アルゴリズム上での演算の順に従った演算を行なう
演算器を■〜■と名づける。平常時には演算器１−ｆが
■（ｉ ＝ ｌ 。
１つ多いＮ＋１個の演算器１−１〜１−Ｎ＋１を用意す
る。アルゴリズム上での演算の順に従った演算を行なう
演算器を■〜■と名づける。平常時には演算器１−ｆが
■（ｉ ＝ ｌ 。
・・・、Ｎ）にそれぞれ割付けられ互に順次接続される
ものとする。このとき第４図（ａ）のごとく、演算器１
−Ｎ＋１は予備の待機用演算器となる。
ものとする。このとき第４図（ａ）のごとく、演算器１
−Ｎ＋１は予備の待機用演算器となる。
いま演算器１−ｊの故障が検出されたとする。
このとき次のように演算器の接続を変更することによシ
、以降の演算装置全体の動作を成行できる。
、以降の演算装置全体の動作を成行できる。
まず、演算器１−Ｎ＋１を１−Ｎおよび１−１と直列に
接続する。また演算器１−ｊ（図の例では１−２）と１
−ｊ−１および１−ｊ＋１の接続をそれぞれ切断する。
接続する。また演算器１−ｊ（図の例では１−２）と１
−ｊ−１および１−ｊ＋１の接続をそれぞれ切断する。
そして演算器１−ｊ＋１ｔｒ■に、１−ｊ＋２を■にと
次々に割当て演Ｓ器１−ｊ−１を■に割当てる。これに
よシ、演−痒６１−ｊを待機用演算器とし、装置全体の
動作を停止させることなく該演算器の修理を行なうこと
が可能となる。
次々に割当て演Ｓ器１−ｊ−１を■に割当てる。これに
よシ、演−痒６１−ｊを待機用演算器とし、装置全体の
動作を停止させることなく該演算器の修理を行なうこと
が可能となる。
第５図は本発明による演算装置の他の実施例の全体構成
図である。Ｎ＋１個の演算器１−１〜１−Ｎ＋１がリン
グ状に結合されてい乞。平常動作時にはこのうち１−１
〜１−Ｎを使用しく演算器ｉ−Ｎ＋１が予備の待機用演
算器であるとする。
図である。Ｎ＋１個の演算器１−１〜１−Ｎ＋１がリン
グ状に結合されてい乞。平常動作時にはこのうち１−１
〜１−Ｎを使用しく演算器ｉ−Ｎ＋１が予備の待機用演
算器であるとする。
このとき各演賑粂器１の入力側スイッチ８は次のような
状態になっている。スイッチ８−１は入力端子線２と演
ｎ器１−１が接続きれるよう、またスイッチｐ、−１（
ｉ＝２．・・・、１寸）は演算量１−ｉ−１の出力が演
算器１− ｉの入力となるように接続さｎている。スイ
ッチ８−Ｎ＋１は断となっている。一方各演算器の出力
副スィッチ６はスイッチ６−Ｎが演算器１−Ｈの出力を
出力端子３に結ぶようＯＮとなっている曲はすべて断と
なっている。こうしてＮ詞の演算器１−１〜１−Ｎが同
時に動作し、入力端子２から入力したデータを処理して
出力端子３から出力する演算を１１なう。
状態になっている。スイッチ８−１は入力端子線２と演
ｎ器１−１が接続きれるよう、またスイッチｐ、−１（
ｉ＝２．・・・、１寸）は演算量１−ｉ−１の出力が演
算器１− ｉの入力となるように接続さｎている。スイ
ッチ８−Ｎ＋１は断となっている。一方各演算器の出力
副スィッチ６はスイッチ６−Ｎが演算器１−Ｈの出力を
出力端子３に結ぶようＯＮとなっている曲はすべて断と
なっている。こうしてＮ詞の演算器１−１〜１−Ｎが同
時に動作し、入力端子２から入力したデータを処理して
出力端子３から出力する演算を１１なう。
いま、故障検出回路４が演算器の１つが故障しているこ
とを・咲出したと１−る。この演算器を１−ｊとする。
とを・咲出したと１−る。この演算器を１−ｊとする。
このとき制御装置面５は次の手順で該演算器を演算回路
から取除き、代りに待機用演算器１−Ｎ＋１を組込むこ
とにより、以降の装置全体の動作を停止させることなく
続行させる。
から取除き、代りに待機用演算器１−Ｎ＋１を組込むこ
とにより、以降の装置全体の動作を停止させることなく
続行させる。
制御装＋ｆ ５は信号線９を介して指令を送シ、スイッ
チ８−ｊを切断し、スイッチＳ＝＋ｔの接続を演算器１
−ｊと１−ｊ＋１の間から入力線２と演算器１−ｊ＋１
の接続に変更し、スイッチ８−Ｎ＋１を演峰器１−Ｎと
１−Ｎ＋１の接続にし、スイッチ８−１を演算器１−Ｎ
＋１と１−Ｎの接続に変更し、スイッチ６−Ｈの接続を
切断し、代シにスイッチ６−ｊ−１をオン（ＯＮ）Ｌ、
演４６１−ｊ−ｔの出力が出力端子３に結ばれるように
する。
チ８−ｊを切断し、スイッチＳ＝＋ｔの接続を演算器１
−ｊと１−ｊ＋１の間から入力線２と演算器１−ｊ＋１
の接続に変更し、スイッチ８−Ｎ＋１を演峰器１−Ｎと
１−Ｎ＋１の接続にし、スイッチ８−１を演算器１−Ｎ
＋１と１−Ｎの接続に変更し、スイッチ６−Ｈの接続を
切断し、代シにスイッチ６−ｊ−１をオン（ＯＮ）Ｌ、
演４６１−ｊ−ｔの出力が出力端子３に結ばれるように
する。
以上の動作により故障した演算器１−ｊは演算回路から
取シはすされ、代シに待機用演算器１−Ｎ＋１が組み込
まれたことになる。
取シはすされ、代シに待機用演算器１−Ｎ＋１が組み込
まれたことになる。
なお、故障検出回路４の構成およびその動作は第３図の
場合と同じである。
場合と同じである。
なお、演算器１−ｊの故障を修理したのちはそのまま放
置すれば、これが自動的に待機用演算器となる。
置すれば、これが自動的に待機用演算器となる。
以上述べたごとく本発明によれば、複数の演算器から成
る演算装置において、１個の故障検出回路と１個の待機
用演算器を設けるのみで、１個の演算器の故障に際し装
置全体の停止を防ぐことができ、装置の大規模化を避け
かつ高信頼性を達成することが可能となる。
る演算装置において、１個の故障検出回路と１個の待機
用演算器を設けるのみで、１個の演算器の故障に際し装
置全体の停止を防ぐことができ、装置の大規模化を避け
かつ高信頼性を達成することが可能となる。
第１図は複数の直列に接続された演算器から成る演算装
置の構成図、第２図は本発明による演算装置の一実施例
の全体構成図、第３図は第２図の構成要素である故障検
出回路の一例の構成図、第４図は本発明による演算装置
の他の実施例を示す接続図、第５図は本発明による演算
装置の他の実施例の全体構成図である。 １・・・演算器、４・・・故障検出回路、５・・・制御
装置、６．７．８・・・スイッチ、３０，３１・・・ス
イッチ、第 １ 図 第 ？ 図 第 ３ 図 ４Ｉ５
置の構成図、第２図は本発明による演算装置の一実施例
の全体構成図、第３図は第２図の構成要素である故障検
出回路の一例の構成図、第４図は本発明による演算装置
の他の実施例を示す接続図、第５図は本発明による演算
装置の他の実施例の全体構成図である。 １・・・演算器、４・・・故障検出回路、５・・・制御
装置、６．７．８・・・スイッチ、３０，３１・・・ス
イッチ、第 １ 図 第 ？ 図 第 ３ 図 ４Ｉ５
Claims (1)
- 【特許請求の範囲】 １、複数の直列に接続された演算器と予備の待機更する
制御手段とを設けたことを特徴とする演算装置。 ２、特許請求の範囲！ｇ１項の演、＃、装置に２いて、
前記演算器を１つずつ順次故障検出手段で診断すること
ｔ−特徴とする演算装置。 ３、特許請求の範囲第１項または第２項の演算装置にお
いて、前記演算器をり／グ状に直列接続可能にしたこと
を特徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097840A JPS59223856A (ja) | 1983-06-03 | 1983-06-03 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097840A JPS59223856A (ja) | 1983-06-03 | 1983-06-03 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59223856A true JPS59223856A (ja) | 1984-12-15 |
| JPH0472254B2 JPH0472254B2 (ja) | 1992-11-17 |
Family
ID=14202910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097840A Granted JPS59223856A (ja) | 1983-06-03 | 1983-06-03 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223856A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0246905A2 (en) * | 1986-05-22 | 1987-11-25 | Inmos Limited | Multi-stage apparatus with redundancy and method of processing data using the same |
| JP2005012453A (ja) * | 2003-06-18 | 2005-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｎ＋１冗長構成デバイス切替制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181537A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | |
| JPS51147146A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Error check system |
-
1983
- 1983-06-03 JP JP58097840A patent/JPS59223856A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181537A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | |
| JPS51147146A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Error check system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0246905A2 (en) * | 1986-05-22 | 1987-11-25 | Inmos Limited | Multi-stage apparatus with redundancy and method of processing data using the same |
| JPS62286170A (ja) * | 1986-05-22 | 1987-12-12 | インモス、リミテッド | 多重ステージ信号処理装置及びデータ処理方法 |
| JP2005012453A (ja) * | 2003-06-18 | 2005-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｎ＋１冗長構成デバイス切替制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472254B2 (ja) | 1992-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0056817A1 (en) | REDONDANT SERVO ACTUATOR. | |
| JPS59223856A (ja) | 演算装置 | |
| CN108009047B (zh) | 一种双机热备模型及实现方法 | |
| JPS6139138A (ja) | 多重化システム | |
| JPH05146073A (ja) | 電力系統監視制御装置 | |
| JP2856426B2 (ja) | オンライン検査方法ならびに予備ユニット自動切替え回路 | |
| JPH07245865A (ja) | 配電盤とデジタル継電装置 | |
| KR200183008Y1 (ko) | 근거리 정보 통신망 시스템의 통신망 자동복구장치 | |
| JP2751941B2 (ja) | 情報処理装置 | |
| JPH1083383A (ja) | ニューロ演算装置 | |
| JPS62140155A (ja) | 装置のデ−タバス自動切替回路 | |
| JP2000032134A (ja) | スイッチ装置 | |
| JPH0879281A (ja) | バス故障診断方式 | |
| SU645160A2 (ru) | Устройство дл указани неисправности в дублированных дискретных автоматах | |
| JP2885224B2 (ja) | 交換システムの冗長構成制御方法 | |
| CN117806878A (zh) | 一种联机交易分流方法和装置、设备及存储介质 | |
| JPH0435761B2 (ja) | ||
| JPH06149606A (ja) | 二重化処理装置 | |
| JPH07160521A (ja) | 耐障害機能を有する情報処理装置 | |
| JPH06161799A (ja) | Ｃｐｕ多重化瞬時切換装置 | |
| JPH04215080A (ja) | 故障検出回路 | |
| JPS59161745A (ja) | 故障診断装置 | |
| JPS62206602A (ja) | 多重化検出器をもつた制御装置 | |
| JPS63220333A (ja) | 情報処理装置 | |
| JPH0581056A (ja) | 電子計算機の二重化方式 |