JPS59217367A - Charge transfer device and driving method thereof - Google Patents
Charge transfer device and driving method thereofInfo
- Publication number
- JPS59217367A JPS59217367A JP58091776A JP9177683A JPS59217367A JP S59217367 A JPS59217367 A JP S59217367A JP 58091776 A JP58091776 A JP 58091776A JP 9177683 A JP9177683 A JP 9177683A JP S59217367 A JPS59217367 A JP S59217367A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- transfer gate
- time
- level
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000000203 mixture Substances 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 11
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は電荷転送装置およびその駆動方法に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a charge transfer device and a method for driving the same.
電荷転送装置はその一例を第1図に示すように、N型埋
込み拡散層7を有する半導体基板lの表面上に酸化膜2
を介して連続して配設された複数の電荷転送ゲート電極
3−1 、4−1 、3−2 、4−2にクロックパル
ス(以下単にクロックという。)φ□、φ2を加えるこ
とによシ、これら転送ゲ−計電極3,4下に形成される
電荷転送チャネルを用いて電荷の転送を行なうものであ
る。An example of a charge transfer device is shown in FIG.
By applying clock pulses (hereinafter simply referred to as clocks) φ□ and φ2 to a plurality of charge transfer gate electrodes 3-1, 4-1, 3-2, and 4-2 successively arranged via Second, charge transfer is performed using charge transfer channels formed under these transfer gate electrodes 3 and 4.
転送された電荷は一定電圧■。0が加えられている出力
ゲート電極5下に形成されているチャネルを通シ、N型
半導体多電荷検出用拡散領域9(以下拡散領域9という
。)へ転送される。この拡散領域9への電荷の流入によ
る拡散領域9の電位変化を出力用MO8I−ランジスタ
11と抵抗RLx4とよりなるソースフォロワ−回路で
検出し、出力電圧として■。UT端子13よシ取シ出さ
れる。なお、6はリセットMOSトランジスタのゲート
電極で、10はN型のドレイン拡散領域であシ、転送さ
れるキャリアは電子となる。The transferred charge is a constant voltage ■. The signal is transferred to an N-type semiconductor multi-charge detection diffusion region 9 (hereinafter referred to as diffusion region 9) through a channel formed under the output gate electrode 5 to which 0 is added. A potential change in the diffusion region 9 due to the inflow of charge into the diffusion region 9 is detected by a source follower circuit consisting of an output MO8I transistor 11 and a resistor RLx4, and the output voltage is determined as (2). It is taken out from the UT terminal 13. Note that 6 is the gate electrode of the reset MOS transistor, 10 is an N-type drain diffusion region, and the transferred carriers are electrons.
次に、この通常動作を第2図のタイムチャートと、第3
図(a)〜(d)のポテンシャル説明図を用いては
説明する。なお、第3図(a)装置の模式的断面図を時
刻t1においてリセットパルスφ。が”H”レベルとな
り、拡散領域9の電位を■。Dにセットする。時刻t2
にφ8がl’l L 11レベルとなシ、拡散領域9が
フロートの状態となる。時刻t3にクロックφ□は“L
”レベルとなり、出力ゲート電極5直前のクロックφ1
が印加されている転送ゲート電極4−2下のチャネルポ
テンシャルに蓄積すれていた電荷は、一定バイアス■。Next, we will explain this normal operation using the time chart in Figure 2 and the time chart in Figure 3.
This will be explained using potential explanatory diagrams shown in FIGS. (a) to (d). Note that FIG. 3(a) is a schematic cross-sectional view of the device when a reset pulse φ is applied at time t1. becomes “H” level, and the potential of the diffusion region 9 becomes ■. Set to D. Time t2
When φ8 is at the l'l L11 level, the diffusion region 9 is in a floating state. At time t3, clock φ□ is “L”
” level, and the clock φ1 immediately before the output gate electrode 5
The charge accumulated in the channel potential under the transfer gate electrode 4-2 to which the voltage is applied is a constant bias ■.
0が加えられている出力ゲート電極5下のチャネルを通
り、拡散領域9へ流入する。この電荷の流入により拡散
領域9の電位が変化し、この電位変化を信号出力として
、MOSトランジスタ11.抵抗14!、jDなるソー
スフォロワ−回路を通シ、出力電圧として■。UT端子
13よシ取り出される。It flows into the diffusion region 9 through the channel under the output gate electrode 5 to which 0 is added. This inflow of charges causes the potential of the diffusion region 9 to change, and this potential change is used as a signal output to the MOS transistors 11. Resistance 14! , jD as the output voltage. It is taken out from the UT terminal 13.
ここで、信号電圧として安定に出力される期間は第2図
にTHで示す期間である。上記の通常動作においては信
号出力期間THはクロックφ1.φ2の1/2周期以上
は長くならないため、高速駆動時、例えばクロック周波
数fφ□= l OMHzにおいては、信号出力期間T
Hの長さは原理的には50nsec、と短かくなってし
まう。しかも、実際においては、クロックφ、が印加さ
れている最終の転送ゲート電極3下のチャネルから拡散
領域9へ電荷が流入するのに、 10 n5ec、以
上の時間が必要とされるため、信号出力期間THは40
n5ec、以下となってしまう。すなわち、従来の電
荷転送装置には十分な高速駆動ができないという欠点が
ある。Here, the period in which the signal voltage is stably output is the period indicated by TH in FIG. 2. In the above normal operation, the signal output period TH is the clock φ1. Since it does not become longer than 1/2 period of φ2, during high-speed driving, for example, at a clock frequency fφ□=l OMHz, the signal output period T
In principle, the length of H is as short as 50 nsec. Moreover, in reality, it takes more than 10 n5ec for the charge to flow from the channel under the final transfer gate electrode 3 to the diffusion region 9 to which the clock φ is applied, so the signal output The period TH is 40
n5ec, or less. That is, the conventional charge transfer device has a drawback that it cannot be driven at a sufficiently high speed.
このような欠点をなくすため、通常の高速駆動において
は、安定な信号出力期間THを長くするため、第4図の
タイミングチャートに示すように、信号電荷が流入する
前の拡散領域9がフロート状態となる期間をできるだけ
短かくシ、信号電荷が拡散領域9に流入する直前に拡散
領域9をリセットする方法がとられている。この駆動方
法を第5図(a)〜(e)のポテンシャル説明図を参照
して説明する。なお、第5図(a)は、装置の模式的断
面図を示し、同図(b)〜(e)はそれぞれtIA l
’2A l ’3A。In order to eliminate such drawbacks, in normal high-speed driving, in order to lengthen the stable signal output period TH, the diffusion region 9 is placed in a floating state before signal charges flow in, as shown in the timing chart of FIG. In order to shorten the period during which this occurs, a method is adopted in which the diffusion region 9 is reset immediately before the signal charge flows into the diffusion region 9. This driving method will be explained with reference to potential explanatory diagrams in FIGS. 5(a) to 5(e). In addition, FIG. 5(a) shows a schematic cross-sectional view of the device, and FIG. 5(b) to (e) respectively show tIA l
'2A l '3A.
t4A における同図(a)に対応するポテンシャル
を示す。The potential corresponding to (a) in the same figure at t4A is shown.
時刻’ I Aにリセットパルスφ8が”H”レベルと
なり、拡散領域9の電位を■。Dにセットする。At time 'IA, the reset pulse φ8 becomes "H" level, and the potential of the diffusion region 9 becomes ■. Set to D.
時刻t2Aにクロックφ□が”L”レベルとなシ、拡散
領域9がフロートの状態となる。At time t2A, the clock φ□ goes to "L" level, and the diffusion region 9 becomes in a floating state.
時刻t3Aでクロックφ□はL′′となシ、電荷が拡散
領域9に流入する。時刻t4A においてもリセットパ
ルスφ□はまだL”レベルであるため、拡散領域9はリ
セットされず、時刻t3Aでの電位を保ちつづける。た
だし、出力ゲート電極5直前の最終の転送ゲート電極4
−2は時刻’4Aで”H”レベルに変化する。At time t3A, the clock φ□ becomes L'', and charges flow into the diffusion region 9. Since the reset pulse φ□ is still at the L" level at time t4A, the diffusion region 9 is not reset and continues to maintain the potential at time t3A. However, the final transfer gate electrode 4 immediately before the output gate electrode 5
-2 changes to "H" level at time '4A.
このように、この駆動方法では、第4図よりわかるよう
に、信号出力期間はTHIとなり、第2図と比べてΔT
Hだけ信号出方期間が増加する。In this way, in this driving method, as can be seen from FIG. 4, the signal output period is THI, and compared to FIG. 2, ΔT
The signal output period increases by H.
ところが、この駆動方法では、第4図に示すように、信
号出力期間THI中にクロックφ1の′L”レベルから
”)i″レベルの変化のタイミングにおいて、点線で囲
んで示すようにノイズが表われる。このノイズは、第1
図に示すように、最終の転送ケート電極4−2と拡散領
域9との間に存在するカップリング容量C8にょるため
である。このように、従来の装置には、信号出方期間の
増加のために、リセットタイミングをずらすと、信号出
力期間の途中にノイズが混入しS/N比を低下させると
いう欠点がある。However, with this driving method, as shown in FIG. 4, noise appears as shown by the dotted line at the timing of the change of the clock φ1 from the 'L' level to the ')i' level during the signal output period THI. This noise is caused by the first
As shown in the figure, this is due to the coupling capacitance C8 existing between the final transfer gate electrode 4-2 and the diffusion region 9. As described above, the conventional device has the disadvantage that if the reset timing is shifted to increase the signal output period, noise will be mixed in the middle of the signal output period, reducing the S/N ratio.
本発明の目的は、上記の従来技術の欠点にかんがみ、信
号出力期間中にノイズの混入を生じることなく、信号出
力期間を長くすることが実現でき、信号のS/N比の低
下を来すことなく十分な高速駆動が可能であるところの
電荷転送装置およびその駆動方法を提供することにある
。In view of the above-mentioned shortcomings of the prior art, an object of the present invention is to make it possible to lengthen the signal output period without introducing noise during the signal output period, thereby reducing the S/N ratio of the signal. An object of the present invention is to provide a charge transfer device and a method for driving the same, which can be driven at a sufficiently high speed without any problems.
本第1の発明の電荷転送装置は、半導体基板表面上に絶
縁膜を介して設けられた転送ゲート電極および出力ゲー
ト電極と、少くとも前記半導体基板の前記出力ゲート電
極直下部に隣接して電荷検出用領域として配置された前
記半導体基板とは逆1 の導電型領域とを備
えてなる電荷転送装置において、前記出力ゲート電極直
前の前記転送ゲート電極を他の前記転送ゲート電極とは
別配線にしたことから構成される。The charge transfer device of the first invention includes a transfer gate electrode and an output gate electrode provided on a surface of a semiconductor substrate with an insulating film interposed therebetween, and at least a charge transfer device adjacent to a portion directly below the output gate electrode of the semiconductor substrate. In the charge transfer device comprising a region of conductivity type opposite to that of the semiconductor substrate disposed as a detection region, the transfer gate electrode immediately before the output gate electrode is wired separately from the other transfer gate electrodes. It consists of what has happened.
′ 又、本第2の発明の電荷転送装置の駆動方法は、前
記第1の発明の装置を、前記出力ゲート電極直前の前記
転送ゲート電極に他の前記転送ゲート電極に印加するク
ロックパルスとは異なる波形およびタイミングを有する
クロックパルスを印加することから構成される。'Furthermore, in the method for driving a charge transfer device according to the second aspect of the present invention, the device according to the first aspect of the present invention is applied to the transfer gate electrode immediately before the output gate electrode and the clock pulse applied to the other transfer gate electrode. It consists of applying clock pulses with different waveforms and timings.
以下、本発明の実施例を図面を参照して詳細に説明する
。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第6図は本第1の発明の一実施例を説明するための模式
的断面図を必要な回路図と併せ示したものであシ、第1
図に示した従来例と同じものには同一参照記号を付しで
ある。FIG. 6 is a schematic sectional view together with a necessary circuit diagram for explaining one embodiment of the first invention.
Components that are the same as those in the conventional example shown in the figures are given the same reference symbols.
本実施例は、第1図に示した従来例の電荷転送装置にお
いて、出力ゲート電極直前の転送ゲート電極4−2′を
他の転送ゲート電極3−1.4−1゜3−2とは別配線
にしたことから構成される。In this embodiment, in the conventional charge transfer device shown in FIG. 1, the transfer gate electrode 4-2' immediately before the output gate electrode is separated from the other transfer gate electrodes 3-1. It consists of separate wiring.
第7図は本第2の発明の一実施例における駆動パルスと
出力信号のタイムチャートを示したものである。FIG. 7 shows a time chart of drive pulses and output signals in an embodiment of the second invention.
本実施例は、第6図の本第1の発明の一実施例の装置を
、出力ゲート電極5直前の転送ゲート電極4−2′に他
の転送ゲート電極3−1.4−1゜3−2に印加するク
ロックパルスφl、φ2とは異なる波形およびタイミン
グを有するクロックパルスφ□、を印加することで駆動
することから構成される。In this embodiment, the device according to the embodiment of the first invention shown in FIG. -2, and the clock pulse φ□ having a waveform and timing different from those of φ2.
次に、これらの実施例の動作を、第8図(a)〜(e)
のポテンシャル説明図を参照して説明する。なお第8図
(alは装置の模式的断面図、同図(b)〜(e)は、
それぞれtIB r t2B r t3B r t4B
における同図(a)に対応するポテンシャルを示す。Next, the operations of these embodiments are shown in FIGS. 8(a) to (e).
This will be explained with reference to the potential explanatory diagram. Note that FIG. 8 (al is a schematic cross-sectional view of the device, and FIGS. 8(b) to 8(e) are
respectively tIB r t2B r t3B r t4B
The potential corresponding to (a) in the same figure is shown.
時刻”IBにおいて、リセットパルスφ8をH”レベル
とし、拡散領域9をリセットする。時刻t2BK IJ
セットパルスφ□を″′Lルベルにし、拡散領域9を
フロート状態にする。時刻’3B においてクロック
φ□、をL”レベルにし、転送ゲート転極4−2′下に
蓄積されていた電荷を拡散領域9へ転送する。この時、
クロックφ□、φ2は時刻t2Bと同一状態であシ、第
8 山−3B に示すように他の転送ゲート電極3−1
、4−1 、3−2下の電荷は、クロックφ1の印加
されたゲート電極下に蓄積されたままである。At time "IB", the reset pulse φ8 is set to H level, and the diffusion region 9 is reset. Time t2BK IJ
The set pulse φ□ is set to ``L'' level, and the diffusion region 9 is brought into a floating state.At time '3B, the clock φ□ is set to the L'' level, and the charge accumulated under the transfer gate polarity 4-2' is removed. Transfer to the diffusion area 9. At this time,
The clocks φ□ and φ2 are in the same state as time t2B, and as shown in the eighth peak-3B, the other transfer gate electrodes 3-1
, 4-1, and 3-2 remain accumulated under the gate electrode to which the clock φ1 is applied.
ように、電荷はクロックφ□の印加されているゲート下
よりφ2の印加されているゲート下のチャネルポテンシ
ャルに移動する。ここで注意したいのは、クロックφ、
1の印加されている転送ゲート4−2′は、時刻t3B
に′L”レベルに変化したまま、t4f3 でもII
L I+レベルのままである。As such, the charge moves from under the gate to which the clock φ□ is applied to the channel potential under the gate to which the clock φ2 is applied. What should be noted here is that the clock φ,
The transfer gate 4-2' to which 1 is applied is at time t3B.
II even at t4f3 while changing to 'L' level.
It remains at LI+ level.
従って、時刻t3nとt4Bの間のクロックφ、。Therefore, the clock φ between time t3n and t4B.
たようなφ1.φ2の変化時点でのノイズ(第4図参照
)の混入は生じない。また、生じたとしても、第6図に
示す転送ゲート電極3−2と拡散領域9とのカップリン
グ容量によるものでアシ、この容量は転送ゲート電極4
−2′と拡散容量9とのカップリング容量C8に比べて
、非常に小さなものであるため、ノイズの混入は微々た
るものになる。すなわち、転送ゲート電極4−2は拡散
領域9に対し、転送ゲート電極3−2よりのノイズの混
入を、シールドしているとも言える。φ1. No noise (see FIG. 4) is mixed in at the time of change of φ2. Moreover, even if it occurs, it is due to the coupling capacitance between the transfer gate electrode 3-2 and the diffusion region 9 shown in FIG.
Since it is much smaller than the coupling capacitance C8 between -2' and the diffusion capacitor 9, the amount of noise introduced is negligible. In other words, it can be said that the transfer gate electrode 4-2 shields the diffusion region 9 from noise coming from the transfer gate electrode 3-2.
このように本実施例の構造の電荷転送装置とその駆動方
法を用いれば、信号のS/N比を低下させることなく、
信号出力期間を長くすることが可能となる。In this way, if the charge transfer device having the structure of this embodiment and its driving method are used, the S/N ratio of the signal will not be reduced.
It becomes possible to lengthen the signal output period.
なお、以上の説明は埋込みチャネルについて行なったが
、装置の一部あるいはすべての部分が表面チャネルであ
るような電荷転送装置にも適用しつるととはいうまでも
ない。また、2相駆動で説明したが、これも3相、4相
、あるいは第相駆動の電荷転送装置にも適用できるのは
もちろんである。Although the above description has been made with respect to buried channels, it goes without saying that it is also applicable to charge transfer devices in which part or all of the device is a surface channel. Furthermore, although the description has been made using two-phase drive, it goes without saying that this can also be applied to three-phase, four-phase, or phase-drive charge transfer devices.
また半導体基板もP型に限らず導電型の極性を1
逆に17.電位の正負を逆にすれば、N型半導
体基板であってもよいことはもちろんである。In addition, semiconductor substrates are not limited to P-type, but have conductivity type polarity of 1.
On the contrary, 17. Of course, an N-type semiconductor substrate may be used as long as the positive and negative potentials are reversed.
以上詳細に説明[−だとおシ、本発明の電荷転送装置お
よびその駆動方法によれば、出力ゲート電極直前の最終
の転送ゲート電極の配線をそれ以外の転送ゲート電極の
配線と別記線とし、最終の転送ゲート電極には、他の転
送ゲート電極に印加するクロックパルスとは異なる波形
およびタイミングを有するクロックパルスを印加し、同
電極下に形成されるチャネルポテンシャルの電位を信号
出口ツタパルスのレベル変換に基づくノイズの混入が無
くなるので、信号の87N比の低下を来たすことなく十
分な高速動作が可能となる。As described above in detail, according to the charge transfer device and the driving method thereof of the present invention, the wiring of the final transfer gate electrode immediately before the output gate electrode is marked separately from the wiring of other transfer gate electrodes, A clock pulse having a waveform and timing different from the clock pulses applied to other transfer gate electrodes is applied to the final transfer gate electrode, and the potential of the channel potential formed under the same electrode is converted to the level of the signal output vine pulse. Since the mixing of noise due to the noise is eliminated, sufficiently high-speed operation is possible without causing a decrease in the 87N ratio of the signal.
第1図は従来の電荷転送装置の一例を説明するだめの模
式的断面図を必要な回路図と併せ示した図、第2図は第
1図の装置の通常動作時のタイムチャート、第3図(a
)〜(d)は第1図の装置の通常動作時における装置各
部のポテンシャルを説明する図、第4図は第1図の装置
において信号出力期間を長くした場合の動作時のタイム
チャート、第5図(a)〜(e)は第1図の装置におい
て信号出力期間を長くした場合の動作時における装置各
部のポテンシャルを説明する図、第6図は本第1の発明
の一実施例を説明するための模式的断面図を必要な回路
図と併せ示した図、第7図は本第2の発明の一実施例の
駆動方法を示すタイムチャート、第8図はその場合にお
ける第6図の装置各部のポテンシャルを説明する図であ
る。
1・・・・・・P型半導体基板、2・・・・・・酸化膜
、3−1゜3−2 、4−1 、4−2 、4−2’・
・・・・・転送ゲート電極、5・・・・・・出力ゲート
電極、6・・・・・・リセットMOζトランジスタ用ゲ
ート電極、7・・・・・・N型理込仔拡A紋層、8・・
・・・・P型半導体領域、9・・・・・・N型電荷うン
ジスタ、12・・・・・・ドレイン電源端子、13・・
・・・・Vば端子、14・・・・・・抵抗、φ1.φ2
.φ1L・・・4′2 4ノ、
ψ2 φ・ ゾ1)9−
ψノ(′阜3旧
型4−(資)
警g簡
″”″“7”バネ7圀
際θ窮Fig. 1 is a diagram showing a schematic cross-sectional view of an example of a conventional charge transfer device together with a necessary circuit diagram, Fig. 2 is a time chart of the device shown in Fig. 1 during normal operation, and Fig. 3 Figure (a
) to (d) are diagrams explaining the potential of each part of the device in normal operation of the device in FIG. 1, FIG. 4 is a time chart during operation when the signal output period is lengthened in the device in FIG. 5(a) to (e) are diagrams explaining the potential of each part of the device during operation when the signal output period is lengthened in the device of FIG. 1, and FIG. 6 is a diagram showing an embodiment of the first invention. FIG. 7 is a time chart showing a driving method of an embodiment of the second invention, and FIG. 8 is a diagram showing FIG. 6 in that case. FIG. 2 is a diagram illustrating the potential of each part of the device. 1... P-type semiconductor substrate, 2... Oxide film, 3-1°3-2, 4-1, 4-2, 4-2'.
...Transfer gate electrode, 5...Output gate electrode, 6...Gate electrode for reset MOζ transistor, 7...N-type Rigomeko expansion A pattern layer , 8...
...P-type semiconductor region, 9...N-type charge carrier, 12...Drain power supply terminal, 13...
...V terminal, 14...Resistor, φ1. φ2
.. φ1L...4'2 4th,
ψ2 φ・zo1)9−
ψノ('3 old model 4-(capital) security code''''''7'' spring 7 border θ
Claims (2)
送ゲート電極および出力ゲート電極と、少くとも前記半
導体基板の前記出力ゲート電極直下部に隣接して電荷検
出用領域として配置された前記半導体基板とは逆の導電
型領域とを備えてなる電荷転送装置において、前記出力
ゲート電極直前の前記転送ゲート電極を他の前記転送ゲ
ート電極とは別記線にしたことを特徴とする電荷転送装
置。(1) A transfer gate electrode and an output gate electrode provided on the surface of a semiconductor substrate with an insulating film interposed therebetween; A charge transfer device comprising a region of a conductivity type opposite to that of a semiconductor substrate, wherein the transfer gate electrode immediately before the output gate electrode is marked separately from the other transfer gate electrodes. .
送ゲート電極および出力ゲート電極と、少くとも前記半
導体基板の前記出力ゲート直下部に隣接して電荷検出用
領域として配置された前記半導体基板とは逆の導電型領
域と、前記出力ゲート直前の前記転送ゲート電極と他の
前記転送ゲート電極とを分けて配設された配線とを備え
てなる電荷転送装置を、前記出力ゲート電極直前の前記
転送ゲート電極に他の前記転送ゲート電極に印加するク
ロックパルスとは異なる波形およびタイミングを有する
クロックパルスを印加することによシ駆動することを特
徴とする電荷転送装置の駆動方法。(2) A transfer gate electrode and an output gate electrode provided on the surface of the semiconductor substrate with an insulating film interposed therebetween, and the semiconductor substrate arranged as a charge detection region adjacent to at least immediately below the output gate of the semiconductor substrate. A charge transfer device comprising a conductivity type region opposite to that of the substrate, and wiring disposed to separate the transfer gate electrode immediately before the output gate from the other transfer gate electrodes, is provided. A method for driving a charge transfer device, characterized in that the charge transfer device is driven by applying a clock pulse having a waveform and timing different from clock pulses applied to the other transfer gate electrodes to the transfer gate electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58091776A JPS59217367A (en) | 1983-05-25 | 1983-05-25 | Charge transfer device and driving method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58091776A JPS59217367A (en) | 1983-05-25 | 1983-05-25 | Charge transfer device and driving method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59217367A true JPS59217367A (en) | 1984-12-07 |
JPH0460351B2 JPH0460351B2 (en) | 1992-09-25 |
Family
ID=14035983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58091776A Granted JPS59217367A (en) | 1983-05-25 | 1983-05-25 | Charge transfer device and driving method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59217367A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS503789A (en) * | 1973-05-15 | 1975-01-16 | ||
JPS5619666A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Driving means of charge coupled element |
-
1983
- 1983-05-25 JP JP58091776A patent/JPS59217367A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS503789A (en) * | 1973-05-15 | 1975-01-16 | ||
JPS5619666A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Driving means of charge coupled element |
Also Published As
Publication number | Publication date |
---|---|
JPH0460351B2 (en) | 1992-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01166561A (en) | Charge transfer device | |
Berglund et al. | Performance limitations of the IGFET bucket-brigade shift register | |
JPH0322055B2 (en) | ||
US4777519A (en) | Charge transfer device | |
JPS59217367A (en) | Charge transfer device and driving method thereof | |
US5615242A (en) | Charge transfer apparatus with output gate and driving method thereof | |
JPS5813999B2 (en) | Denkaketsugososhinokudohou | |
US5483283A (en) | Three level high speed clock driver for an image sensor | |
US5726710A (en) | Low noise high performance charge detection system | |
JP2591299B2 (en) | Scanning circuit and driving method thereof | |
Kovac et al. | Self-scanned image sensors based upon bucket-brigade scanning | |
JPH0427697B2 (en) | ||
KR950007453B1 (en) | Integrated circuit | |
JPH04354141A (en) | Charge transfer device and its driving method | |
JPH02272742A (en) | Charge transfer device | |
JPS63241960A (en) | Semiconductor device | |
JPH01292859A (en) | Method of driving charge transfer device | |
JPS603717B2 (en) | charge transfer device | |
JPS62188371A (en) | Input bias circuit of charge transfer device | |
JPS59172195A (en) | Device for coupling electric charge | |
JPS58180060A (en) | Charge coupled device | |
JPS6251505B2 (en) | ||
JPS61184979A (en) | Output circuit of charge transfer device | |
JPH02234443A (en) | Charge transfer element and method of driving it | |
JPH0283944A (en) | Method of driving charge transfer device |