JPS592161U - 集積化半導体論理装置 - Google Patents
集積化半導体論理装置Info
- Publication number
- JPS592161U JPS592161U JP6759483U JP6759483U JPS592161U JP S592161 U JPS592161 U JP S592161U JP 6759483 U JP6759483 U JP 6759483U JP 6759483 U JP6759483 U JP 6759483U JP S592161 U JPS592161 U JP S592161U
- Authority
- JP
- Japan
- Prior art keywords
- type silicon
- region
- logic device
- integrated semiconductor
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図はこの考案の実施例に使用される５ＢＧＦＥＴの
説明図であり、１１は高抵抗ｐ型シリコン基板、１２は
低濃度ｎ型シリコン層、１３はソース電極、１４はゲー
ト電極、１５はドレイン電極を示し、また１６はゲート
電極１４に印加される電位によって制御され−るショッ
トキ接触による空乏層を示している。 第２図はこの考案の実施例に適した５ＢＧＦＥＴの構造
を示す断面図で、１１は高抵抗ｐ型シリコン基板、１２
は抵抗ｎ型シリコン層、１１３はソース電極、１１４は
ゲート電極、１１５はドレイン電極示し、また１２０は
高濃度ｎ型シリコン領域であり、１１６はゲート電極１
１４によるショットキ接触部の空乏層である。 第３図はこの考案の実施例に適した回路例の回路図であ
り、ＸとＹとはそれぞれ入力端子、ＤｌとＤ２とはそれ
ぞれショットキ・ダイオード、Ｑは５ＢＧＦＥＴ、Ｒ□
とＲ６とは抵抗、Ｚは出力端子を示し、またＶ弱とＶユ
とはそれぞれ第１および第２の電源端子を示し、ｃｏは
５ＢＧＦＥＴ：Ｑのゲート電極に付随する静電容量を示
す。 第４図は、この考案の一実施例を示し、ａは上面図、ｂ
とＣとはそれぞれＡ−Ａ’およびＢ−Ｂ′による断面図
である。図において、１１は高抵抗ｐ型シリコン基板、
３１１および３１２はショットキ・ダイオードのアノー
ド領域、３２１はショットキ・ダイオードのカソード領
域、３２２は電源供給導電体領域、３３０は低濃度ｎ型
シリコン層、３３１は３３０の１部で抵抗を構成する部
分、３４０は分離領域をそれぞれ示しまた３０１゜３０
２．３０３はスルー・ホールの位置を示す。 第５図ａはこの考案の実施例に適する同相増幅器の１例
を、第５図すはこの考案の実施例に適する論理回路ブロ
ックの１例を示す。 矛 １ 図 −ｆｚ図 第５図 ３０１ 第４閃
説明図であり、１１は高抵抗ｐ型シリコン基板、１２は
低濃度ｎ型シリコン層、１３はソース電極、１４はゲー
ト電極、１５はドレイン電極を示し、また１６はゲート
電極１４に印加される電位によって制御され−るショッ
トキ接触による空乏層を示している。 第２図はこの考案の実施例に適した５ＢＧＦＥＴの構造
を示す断面図で、１１は高抵抗ｐ型シリコン基板、１２
は抵抗ｎ型シリコン層、１１３はソース電極、１１４は
ゲート電極、１１５はドレイン電極示し、また１２０は
高濃度ｎ型シリコン領域であり、１１６はゲート電極１
１４によるショットキ接触部の空乏層である。 第３図はこの考案の実施例に適した回路例の回路図であ
り、ＸとＹとはそれぞれ入力端子、ＤｌとＤ２とはそれ
ぞれショットキ・ダイオード、Ｑは５ＢＧＦＥＴ、Ｒ□
とＲ６とは抵抗、Ｚは出力端子を示し、またＶ弱とＶユ
とはそれぞれ第１および第２の電源端子を示し、ｃｏは
５ＢＧＦＥＴ：Ｑのゲート電極に付随する静電容量を示
す。 第４図は、この考案の一実施例を示し、ａは上面図、ｂ
とＣとはそれぞれＡ−Ａ’およびＢ−Ｂ′による断面図
である。図において、１１は高抵抗ｐ型シリコン基板、
３１１および３１２はショットキ・ダイオードのアノー
ド領域、３２１はショットキ・ダイオードのカソード領
域、３２２は電源供給導電体領域、３３０は低濃度ｎ型
シリコン層、３３１は３３０の１部で抵抗を構成する部
分、３４０は分離領域をそれぞれ示しまた３０１゜３０
２．３０３はスルー・ホールの位置を示す。 第５図ａはこの考案の実施例に適する同相増幅器の１例
を、第５図すはこの考案の実施例に適する論理回路ブロ
ックの１例を示す。 矛 １ 図 −ｆｚ図 第５図 ３０１ 第４閃
Claims (1)
- ショットキ・ダイオードを含む論理回路ブロックとショ
ットキ障壁ゲート型ＦＥＴを含む増幅器とを備え、低濃
度ｎ型シリコン層の一部を高濃度ｎ型シリコン領域とし
、少なくとも電源線と前記ショットキ・ダイオードのカ
ソード領域とが前記高濃度ｎ型シリコン層によって構成
され、前記両筒濃度ｎ型シリコン領域と分離領域の幅と
によって抵抗値を設定する抵抗を用いることにより、抵
抗のための配線手段及び配線領域を必要としないことを
特徴とする集積化半導体論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6759483U JPS592161U (ja) | 1983-05-06 | 1983-05-06 | 集積化半導体論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6759483U JPS592161U (ja) | 1983-05-06 | 1983-05-06 | 集積化半導体論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592161U true JPS592161U (ja) | 1984-01-09 |
Family
ID=30197784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6759483U Pending JPS592161U (ja) | 1983-05-06 | 1983-05-06 | 集積化半導体論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592161U (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761786A (en) * | 1970-09-07 | 1973-09-25 | Hitachi Ltd | Semiconductor device having resistors constituted by an epitaxial layer |
| JPS504115A (ja) * | 1973-03-13 | 1975-01-17 |
-
1983
- 1983-05-06 JP JP6759483U patent/JPS592161U/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761786A (en) * | 1970-09-07 | 1973-09-25 | Hitachi Ltd | Semiconductor device having resistors constituted by an epitaxial layer |
| JPS504115A (ja) * | 1973-03-13 | 1975-01-17 |
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