JPS59215717A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS59215717A JPS59215717A JP58090906A JP9090683A JPS59215717A JP S59215717 A JPS59215717 A JP S59215717A JP 58090906 A JP58090906 A JP 58090906A JP 9090683 A JP9090683 A JP 9090683A JP S59215717 A JPS59215717 A JP S59215717A
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- JP
- Japan
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- pellets
- component
- wafer
- integrated circuit
- semiconductor integrated
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置の製造方法にかかり、特に
多品権少量生産の製造方法に関する。
多品権少量生産の製造方法に関する。
従来より半導体集積回路装置の製造方法は、第１図に示
すように１種類のペレットの配列により構成されたウェ
ハーＡ（１）に拡散層および配線層の形成などの前処理
工程を実施するという方法がとられていた。このような
製造方法は少品種を多量に生産する少品種多量生産にお
いては非常に効率的な製造方法であった。しかし多品種
を少量しか生産しない多品種少紮生産では、生産効率が
低下するという欠点があった。
すように１種類のペレットの配列により構成されたウェ
ハーＡ（１）に拡散層および配線層の形成などの前処理
工程を実施するという方法がとられていた。このような
製造方法は少品種を多量に生産する少品種多量生産にお
いては非常に効率的な製造方法であった。しかし多品種
を少量しか生産しない多品種少紮生産では、生産効率が
低下するという欠点があった。
一般に拡散層および配線層の形成などの前処理工程は、
ウェハー表面にフォトレジストを塗布した後、所要のパ
ターンの描かれたフォトレジスト工程用マスクを使用し
紫外線などを照射し現像することによって７オトレジス
トを選択的に除去するフォトレジスト工程、前記パター
ニングされたフォトレジスト膜をマスクとしウェハー表
面の酸化珪素、窒化珪素あるいは金属薄膜などをエツチ
ングするエツチング工程、熱拡散法やイオン注入法によ
り不純物を拡散する拡散工程、酸化珪素。
ウェハー表面にフォトレジストを塗布した後、所要のパ
ターンの描かれたフォトレジスト工程用マスクを使用し
紫外線などを照射し現像することによって７オトレジス
トを選択的に除去するフォトレジスト工程、前記パター
ニングされたフォトレジスト膜をマスクとしウェハー表
面の酸化珪素、窒化珪素あるいは金属薄膜などをエツチ
ングするエツチング工程、熱拡散法やイオン注入法によ
り不純物を拡散する拡散工程、酸化珪素。
窒化珪素あるいはアルミニウムなどの金属薄膜を付着す
るための膜形成工程などの工程を繰返すことによって構
成される。これらの各種工程はウェハーの種類によっ゛
Ｃフォトレジスト工程用マスク。
るための膜形成工程などの工程を繰返すことによって構
成される。これらの各種工程はウェハーの種類によっ゛
Ｃフォトレジスト工程用マスク。
各種作業条件などが異なる。したがってウェハーの種類
が変更になるごとに各工程におい゛Ｃフォトレジスト工
程用マスクを露光機へ取り付は変更作業を行なう、ある
いは各種装置の作業条件を変更し試作を行い所望の結果
が得られることを確認した後に、本作業を開始するとい
うウェハーの種類変更に伴う条件変更作業が必要である
。したがって第１図に示すように１種類の構成要素ベレ
ットｎ １（２）の配列によｔ）構成されたウェハーへ
（１）により製造する場合、少品種多量生産に比較し多
品種少量生産では同一種類のウェハーの枚数が少なくな
るために、前記ウェハーの種類変更に伴う条件変更作業
の回数が増加し、生産効率が著しく低下するという欠点
があった。
が変更になるごとに各工程におい゛Ｃフォトレジスト工
程用マスクを露光機へ取り付は変更作業を行なう、ある
いは各種装置の作業条件を変更し試作を行い所望の結果
が得られることを確認した後に、本作業を開始するとい
うウェハーの種類変更に伴う条件変更作業が必要である
。したがって第１図に示すように１種類の構成要素ベレ
ットｎ １（２）の配列によｔ）構成されたウェハーへ
（１）により製造する場合、少品種多量生産に比較し多
品種少量生産では同一種類のウェハーの枚数が少なくな
るために、前記ウェハーの種類変更に伴う条件変更作業
の回数が増加し、生産効率が著しく低下するという欠点
があった。
本発明の目的は、２種類以上のベレットの配列により構
成されたウェハーにより拡散層および配線層の形成など
の前処理工程の生産を行うことにより多品種少量生産の
生産効率を向上させた半導体集積回路装置の製造方法を
提供するものである。
成されたウェハーにより拡散層および配線層の形成など
の前処理工程の生産を行うことにより多品種少量生産の
生産効率を向上させた半導体集積回路装置の製造方法を
提供するものである。
本発明の特徴は内部パターンの異なる少なくとも２極類
以上の同一外形のベレットを構成要素ペレットとし、前
記構成要素ペレットの構成割合を各構成要素ペレットの
所要数を各構成要素ベレットの生産歩留り値で除した値
に対応し、前記格成袂素ペレットを組み合わせ後の外形
が四角形となるように組み合わせたものを単位形状ベレ
ットとし前記単位形状ベレットの配列により構成された
□ウニ・・−により生産される半導体集積回路
装置′の製造方法にある。
以上の同一外形のベレットを構成要素ペレットとし、前
記構成要素ペレットの構成割合を各構成要素ペレットの
所要数を各構成要素ベレットの生産歩留り値で除した値
に対応し、前記格成袂素ペレットを組み合わせ後の外形
が四角形となるように組み合わせたものを単位形状ベレ
ットとし前記単位形状ベレットの配列により構成された
□ウニ・・−により生産される半導体集積回路
装置′の製造方法にある。
次に本発明の実施例について図面を参照し′Ｃ説明する
。第２図（ａ） 、 （ｂ）および第３図は本発明の一
実施例によるウェノ・−の平面図を示す。
。第２図（ａ） 、 （ｂ）および第３図は本発明の一
実施例によるウェノ・−の平面図を示す。
第２図（ａ）は内部パターンの異なる４権類の同一外形
の構成要素ペレットｎ １ （２） ＋ ” ２ （３
） Ｈｔ１３ （４）ｔｎ４．（５）を組み合わせ後の
外形が四角形となるように組み合わせた単位形状ベレッ
トａ（６）を示す。各構成要素ペレットｎ１（２）、ｎ
２（３）、ｎ３（４）、ｎ４（５）は内部パターンのみ
異なり、前処理工程は同一である。第３図は第２図（ａ
）に示す単位形状ベレッ）ａ（６）の配列により構成さ
れたウェハーＢ（８）の平面図を示す。今、第１図に示
すウェハーＡ（１）の構成により各構成要素ペレットｎ
１（２） ＋ ｎ ２（３） 、 Ｈ３（４） 、 ｎ
４（５）をそれぞれＴ個必要とするならば、各構成要
素ペレットごとに晋枚のウェハーを４積類必要とする。
の構成要素ペレットｎ １ （２） ＋ ” ２ （３
） Ｈｔ１３ （４）ｔｎ４．（５）を組み合わせ後の
外形が四角形となるように組み合わせた単位形状ベレッ
トａ（６）を示す。各構成要素ペレットｎ１（２）、ｎ
２（３）、ｎ３（４）、ｎ４（５）は内部パターンのみ
異なり、前処理工程は同一である。第３図は第２図（ａ
）に示す単位形状ベレッ）ａ（６）の配列により構成さ
れたウェハーＢ（８）の平面図を示す。今、第１図に示
すウェハーＡ（１）の構成により各構成要素ペレットｎ
１（２） ＋ ｎ ２（３） 、 Ｈ３（４） 、 ｎ
４（５）をそれぞれＴ個必要とするならば、各構成要
素ペレットごとに晋枚のウェハーを４積類必要とする。
ここでＮは第１図に示すウェハーＡ（ｉ）１枚より採取
できる構成要素ベレット数とする。しかし第２図（ａ）
および第３図に示すように各構成要素ペレットｎ＋（２
）、ｎｚ（ａＬｎａ（４）、ｎ４（５）を組み合わせた
単位形状ベレッｈ ａ、（６）の配列により構成された
ウェハーＢ（８）により生産を行なえば１極類の（ＴＸ
４）枚のウェハーで処理することが可能となる。つまり
本発明による製造方法は、第１図に示す製造方法と比較
しウェハーの種類はτとなり、４倍の枚数のウェハーを
処理すればよいことになる。さらに構成要素ペレットの
構成割合を各構成要素ペレットの所要数を各構成要素ペ
レットの生産歩留り値で除した値に対応するととにより
、各構成要素ペレットの所要数の割合と、実際の生産割
合を対応させることが可能である。
できる構成要素ベレット数とする。しかし第２図（ａ）
および第３図に示すように各構成要素ペレットｎ＋（２
）、ｎｚ（ａＬｎａ（４）、ｎ４（５）を組み合わせた
単位形状ベレッｈ ａ、（６）の配列により構成された
ウェハーＢ（８）により生産を行なえば１極類の（ＴＸ
４）枚のウェハーで処理することが可能となる。つまり
本発明による製造方法は、第１図に示す製造方法と比較
しウェハーの種類はτとなり、４倍の枚数のウェハーを
処理すればよいことになる。さらに構成要素ペレットの
構成割合を各構成要素ペレットの所要数を各構成要素ペ
レットの生産歩留り値で除した値に対応するととにより
、各構成要素ペレットの所要数の割合と、実際の生産割
合を対応させることが可能である。
つまり構成要素ペレットの生産歩留り値および所要数を
それぞれＡおよびＳとすれは、単位形状ベレット中にお
ける各構成要素ペレットの構成割合をＴに対応させるの
である。
それぞれＡおよびＳとすれは、単位形状ベレット中にお
ける各構成要素ペレットの構成割合をＴに対応させるの
である。
第２図（ｂ）はその１例を示し、構成要素ペレットｎ
１（２）、 ｎ ２（３）、 ｎ ３（４）が２対１対
１の構成割合である単位形状ペレットｂ（７）の平面図
を示す。さらに各構成要素ベレットを組み合わせ後の外
形が四角形となるように組み合わせることにより、°前
処理工程終了後、各構成ベレットごとにベレット分割す
る作業を効率よく行うことができる。
１（２）、 ｎ ２（３）、 ｎ ３（４）が２対１対
１の構成割合である単位形状ペレットｂ（７）の平面図
を示す。さらに各構成要素ベレットを組み合わせ後の外
形が四角形となるように組み合わせることにより、°前
処理工程終了後、各構成ベレットごとにベレット分割す
る作業を効率よく行うことができる。
最近、半導体集積回路装置の製造方法はパターンの微細
化の傾向に伴い、縮小投影露光装置を使用した製造方法
が急増している。縮小投影露光装置は従来、マスクの製
造工程で使用されていた方法をウェハーの生産工程に取
り入れたものである。
化の傾向に伴い、縮小投影露光装置を使用した製造方法
が急増している。縮小投影露光装置は従来、マスクの製
造工程で使用されていた方法をウェハーの生産工程に取
り入れたものである。
つまり１０倍もしくは５倍のにティク襲マスクを使用し
、吉もしくは十に縮小しウェハー上に繰り返し転写露光
するものである。
、吉もしくは十に縮小しウェハー上に繰り返し転写露光
するものである。
本発明はこの縮小投影線光装置を使用した製造方法に適
用してもその効果は大きい。つまり縮小投影露光装置は
レディクルマスクを土もしくは＋０ に縮少しウェハー上に転写露光していくため、転写する
パターンの面積が大きい程つヱハー１枚尚りの無光回数
は少なくなる。したがって本発明による構成要素ベレッ
トを組み合わせた単位形状ベレットのレディクルマスク
を使用することにより各構成要素ベレットのレティクル
マスクを使用した場合と比較し、縮小投影露光装置の生
産効率は向上する。
用してもその効果は大きい。つまり縮小投影露光装置は
レディクルマスクを土もしくは＋０ に縮少しウェハー上に転写露光していくため、転写する
パターンの面積が大きい程つヱハー１枚尚りの無光回数
は少なくなる。したがって本発明による構成要素ベレッ
トを組み合わせた単位形状ベレットのレディクルマスク
を使用することにより各構成要素ベレットのレティクル
マスクを使用した場合と比較し、縮小投影露光装置の生
産効率は向上する。
本発明による半導体集積回路装置の製造方法は、拡散層
および配線層とも品種ごとに設計する専用設計の半導体
集積回路装置にはもちろんのこと、拡散層を共通利用し
配線層だけを品種ごとに設計するゲートアレイにも実施
することが可能でありその効果は大きい。なお本実施例
では単位形状ベレット中の構成要素ベレットの個数は４
個の場合について説明したが、２個以上であれば発明の
効果は同様である。
および配線層とも品種ごとに設計する専用設計の半導体
集積回路装置にはもちろんのこと、拡散層を共通利用し
配線層だけを品種ごとに設計するゲートアレイにも実施
することが可能でありその効果は大きい。なお本実施例
では単位形状ベレット中の構成要素ベレットの個数は４
個の場合について説明したが、２個以上であれば発明の
効果は同様である。
本発明は以上説明したように、２種類以上のベレットの
配列により構成されたウェノ・−により半導体集積回路
装置を生産することにより、多品種少量生産の生産効率
を著しく向上する効果がある。
配列により構成されたウェノ・−により半導体集積回路
装置を生産することにより、多品種少量生産の生産効率
を著しく向上する効果がある。
また縮小投影露光装置を使用する製造方法に本発明を実
施することにより、縮小投影露光装置の生産効率も向上
することが可能である。
施することにより、縮小投影露光装置の生産効率も向上
することが可能である。
第１図は従来の半導体集積回路装置の製造方法によるウ
ェハーの平面図、第２図は本発明の一実施例に係る半導
体集積回路装置の製造方法による単位形状ベレットの平
面図、第３図は本発明の一実施例に係る第２図（、ｌ）
に示した単位形状ベレットの配列により構成されたウェ
ハーの平面図を示す。 なお図において、１・・・・・・ウェハーＡ、２・・・
・・・構成要素ベレットｎ１．３・・・・・・構成要素
ベンツ）ｎ２．４・・・・・・構成要素ベレットｎ３，
５・・・・・・構成要素ペレットｎ４．６・・・・・・
単位形状ベレットａ、７・・・・・・単位形状ベレット
ｂ、８・ご・・Ｓ・ウェノ・−Ｂである。 塔 ｆ図
ェハーの平面図、第２図は本発明の一実施例に係る半導
体集積回路装置の製造方法による単位形状ベレットの平
面図、第３図は本発明の一実施例に係る第２図（、ｌ）
に示した単位形状ベレットの配列により構成されたウェ
ハーの平面図を示す。 なお図において、１・・・・・・ウェハーＡ、２・・・
・・・構成要素ベレットｎ１．３・・・・・・構成要素
ベンツ）ｎ２．４・・・・・・構成要素ベレットｎ３，
５・・・・・・構成要素ペレットｎ４．６・・・・・・
単位形状ベレットａ、７・・・・・・単位形状ベレット
ｂ、８・ご・・Ｓ・ウェノ・−Ｂである。 塔 ｆ図
Claims (1)
- 内部パターンの異なる少なくとも２種類以上の同一外形
のペレットを構成要素ペレットとし、前記構成要素ペレ
ットの構成割合を各構成要素ペレットの所要数を各構成
要素ペレットの生産歩留り値で除した値に対応し、前記
構成袂素ペレットを組み合わせ後の外形が四角形となる
ように組み合わせたものを単位形状ペレットとし、前記
単位形状ペレットの配列により構成されたウェハーによ
り生産されることを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090906A JPS59215717A (ja) | 1983-05-24 | 1983-05-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090906A JPS59215717A (ja) | 1983-05-24 | 1983-05-24 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59215717A true JPS59215717A (ja) | 1984-12-05 |
Family
ID=14011443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090906A Pending JPS59215717A (ja) | 1983-05-24 | 1983-05-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59215717A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148823A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776854A (en) * | 1980-10-30 | 1982-05-14 | Nec Corp | Semiconductor device |
| JPS57183032A (en) * | 1981-05-06 | 1982-11-11 | Toshiba Corp | Method for wafer exposure and device thereof |
-
1983
- 1983-05-24 JP JP58090906A patent/JPS59215717A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776854A (en) * | 1980-10-30 | 1982-05-14 | Nec Corp | Semiconductor device |
| JPS57183032A (en) * | 1981-05-06 | 1982-11-11 | Toshiba Corp | Method for wafer exposure and device thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148823A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | 半導体装置の製造方法 |
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