JPS59213133A - 半導体基体のエツチング方法 - Google Patents

半導体基体のエツチング方法

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JPS59213133A
JPS59213133A JP8583783A JP8583783A JPS59213133A JP S59213133 A JPS59213133 A JP S59213133A JP 8583783 A JP8583783 A JP 8583783A JP 8583783 A JP8583783 A JP 8583783A JP S59213133 A JPS59213133 A JP S59213133A
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etching
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茂 高橋
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    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体基体のエツチング方法に係り、特に侵
食量のばらつきを低減できる半導体基体のエツチング方
法に関する。
〔発明の背景〕
使用電圧が数100V、電流容量が数100mAと言う
高耐圧大電流集積回路装置では、回路素 装置内の各ス素子間の電気的分離方式として誘電体分離
方法が使われている。この誘電体分離方法は特公昭41
−160707号公報にて公知である。
そこで先ずこの分離方法について第1図に従って説明す
る。
第1図(a)において、結晶面(ioo)面のシリコン
基体1に熱酸化法によって二酸化シリコン膜2を形成す
る。次に公知のホトリングラフィ法で(110)方向に
二酸化シリコン膜2を部分的に除去した窓を開ける。次
に特公昭45−17988号公報にて公知なる異方性エ
ツチング方法により、分離溝3a、ab、3cを形成す
る。分離溝の形状は図示したごと(、(111)面で囲
まれたV字形とな、り、[110:]方向からみた溝形
状の変化は自動的に停止する。
第1図(b)において、再び二酸化シリコン膜2を形成
後、その上に支持体となる多結晶シリコン4を気相成長
法等によって形成する。次にシリコン基板1をA−A’
の位置まで研磨して除去すると第1図(C)の構造の誘
電体分離基体10を得る。ここで、単結晶島1a〜1d
は、二酸化シリコン膜2a〜2dで絶縁され多結晶シリ
コン4で支持されている。次に第1図(d)において公
知の拡散、ホトリングラフィ、金属配線膜5形成等の技
術によって電極を形成し、半導体集積回路装置を得る。
以上の誘電体分離基体10の製造プロセスの内、異方性
エツチング方法について第2図〜第3図に従ってさらに
詳細に説明する。単結晶の(100)面を主表面とする
シリコン基体1の<i i o>方向に分離溝3を設け
る。エッチャントのマスク材である二酸化シリコン膜2
の幅をt1エツチングの最終的な溝深さをd。とすると
、溝は(111)面で囲まれたV字形となシ、結晶学的
に d、=l/f−1・・・・・・・・・(1)の関係にあ
る。直線的な溝の部分では、最もエツチング速度の小さ
い(111)面が出た時点でエツチングは停止するため
、形状精度の良いV字形の溝ができる。しかし、分離溝
同志が交差する部分で゛は(100)、(111)に加
え、第3の結晶面(hkz)が現われる。この面の指数
についてはエツチング条件によシ諸説があシ、明らかで
ない。
しかしこの面のエツチング速度は (111)<(hk/!、)<(100)  ・・・・
・・・・・(2)の関係があり、比較的速くエツチング
が進む。
(hkA)が著しくエツチングされると単結晶島の角の
部分の侵食が激しくなシ素子形成領域が小さくなる。こ
のため、例えば特公昭45−17988号公報に示され
る様に補償パターン6を設けることによって(hkA)
面の後退を防止する方法が知られている。ここでエッチ
ャントとしては例えば水酸化カリウム(KOH)水溶液
イソプロピルフルコール(I PA )の混合液を使い
、70〜80Cに加熱した液が用いられる。
第3図を使って従来のエツチング方法の詳細を述べる。
第3図(a)において、エツチング槽7内に、所定濃度
のKOH水溶液とIPAを加えてマグネットスターラ等
で充分攪拌し、ある一定温度に保つよう恒温浴槽内にエ
ツチング槽ごと入れる。この時、エッチャントとして、
IPAは蒸発し易い。
ので、通常KOH水溶液内に於けるIPAの濃度を飽和
溶解度以上にしているため、主としてKOH水溶液から
成シ少量のIPA (KOH濃度によシ異る)を含むエ
ツチング反応相8と、主としてIPAから成り少量のK
OH水溶液とを含む相(以下便宜上、この相を浮遊IP
A相)9との二つの相がエッチャント内にできる。実際
の装置においては、エツチング槽7の上には、工PAが
蒸発してなくなるのを防ぐ目的で設けるコンデンサや、
エッチャント温度を測るための温度計等が付いたフタが
あるが、説明の都合上省略しである。
次に、第3図(b)に示すごとく、所定温度にコン:ト
ロールされたエッチャント内に、ウェハホルダ10に収
められたシリコン基体1を浮遊IPA相9を通過させな
がらエツチング反応相8に入れエツチングを開始する。
(第3図(C))この場合、エツチングの速度は、KO
H水溶液の濃度、エッチャント温度等によって大きく影
響されるので、これ等は常に一定となるような工夫が為
されている。
以上のような従来技術による異方性エツチング方法にお
ける問題点を第2図、第4図を用いて次に述べる。前記
したように(2)式の関係から(hk/d面のエツチン
グ速度が(111)面に比べて比較的大きい。このため
、単結晶島の角の部分が小さくなるのを防ぐ目的で例え
ば5i02膜よシ成る補償パターン6を設けている。第
2図において本発明者等は実験の便宜上この単結、晶島
の角の部分の小さくなる量を、補償パターン60対角の
先端から単結晶島の角の先端までの距離Xを測定し、こ
の量をコーナ侵食量と定義した。第4図は、従来の異方
性エツチング方法(第3図参照)で一定時間エツチング
した場合のコーナ侵食量のロット内及びロット間のデー
タを示す。各ロットは、ウェハホルダ10内にシリコン
ウェハを4枚チャージした。各プロットは1ウ工ハ内1
4点、計56点のデータのばらつきを示す。この方法で
30ツトのエツチングを行った。図からコーナ侵食量X
のばらつきは30ット計168点で中心値34μmに対
して±25.6 %と極めて大きい。
このようにばらつきが大きい場合、次のような問題が生
じる。コーナ侵食量Xがオーバエツチングとなった場合
拡散領域が単結晶島からはみ出してしまう結果、この素
子の耐圧は低下する。一方コーナ侵食量Xが所望量に達
していない場合においては単結晶島同志は分離されずに
隣に形成される半導体素子の電気的影響を受けるためや
はシ高耐圧が得られなくなる。
〔発明の目的〕
本発明の目的は、従来の問題点を除去し、従来の製造プ
ロセスを変えることなく、コーナ侵食量のばらつきを低
減できる半導体基体のエツチング方法を提供することに
ある。
〔発明の概要〕
上記目的に鑑み、本発明の特徴はアルカリ水溶液と該ア
ルカリ水溶液よシ比重の小さいアルコールとの混合物か
ら成シ、上記混合物中のアルカリ水溶液の混合比が上記
アルコールの混合比よシ大きい第1の相と、該第1の相
に積層され上記混合物中のアルコールの混合比が上記ア
ルカリ水溶液の混合比よシ大きい第2の相とを有するエ
ツチング液によって半導体基体をエツチングするものに
於いて、上記半導体基体を上記第1の相にのみ触れさせ
てエツチングすることにある。
本発明は本発明者等が見い出した「被エツチング物が浮
遊エツチング相に触れることによってコーナ侵食量Xに
ばらつきが生じる」という実験事実に基づくものである
従来のエツチング方法においては、第3図にみられるよ
うに、エツチング反応相8に到達する前に必ず浮遊IP
A相9に触れる。従ってエツチング前のシリコン基体表
面には過剰なIPAが付着することとなシ、エツチング
反応相8に到達してもその過剰なIPAはすぐには除去
できない。何故ならば、エツチング反応相8は既にIP
Aの溶解度が飽和状態となっているからである。つまシ
、反応初期のシリコン基体の表面にはIPAの薄膜がロ
ット内及びロット間で不均一に付くか若しくは一度付着
したIPAがエツチング反応相8内で徐々に剥離される
とき、この時の剥離量がロット内やロット間で不均一と
なるために反応速度にばらつきが生じる結果、コーナ侵
食量Xにばらつきが出る。
つまシ半導体基体をエツチング反応相にのみ触れさせる
ことによって、コーナ侵食量のばらつきを低減できるこ
とを本発明者等が見い出したのである。
〔発明の実施例〕
以下本発明の実施例を第5図〜第6図に従って詳述する
。第5図において、第3図と同一符号は同−又は相当部
分を示している。
まず本発明のエツチング方法の基本を第5図に従って説
明する。第5図(a)は、第3図におけると同様エツチ
ング槽7内に所定濃度のKOH水溶液とIPAを加えて
マグネットマターラ等で充分攪拌して、所定温度に保た
れた恒温浴槽内に入れる。
この時、エッチャント内はエツチング反応相8と浮遊I
PA相9ができる。エッチャント自身が所定温度に達し
たら、例えばテフロン製ピーガ等によシ、浮遊IPA相
9のみを一度取り除く(第5図(b))。この取り除い
た浮遊IPA相9はやはシ所定温度でコントロールされ
ている恒温浴槽に入れておく。次に第5図(e)図の如
く、ウエノ為ホルダにセットされたシリコン基体1を反
応相8内に入れ、直後に第5図(b)で取)除いた所定
温度の浮遊IPA相9をエツチング槽7内に戻す(第5
図(d))。
この時エツチング開始時間は第5図(C)のシリコン基
体1をエツチング反応相8に入れた時点とする。
尚、浮遊IPA相9をエツチング槽7に戻す理由は、エ
ツチング反応相8中のIPAが蒸発するのを防ぎ、エツ
チング反応相8中のIPAの濃度を一定に保つためであ
る。
以上説明した本実施例によるエツチング方法でエツチン
グしたシリコン基体のコーナ侵食量Xを第6図に示す。
各プロットは、14点/基体のデ−夕を6枚のシリコン
基体について(計84点)のばらつきを示す。エツチン
グは6つのロットについて行いその・ばらつきも調べた
。その結果コーナ侵食量Xのばらつきはロット内及びロ
ット間含めて中心値40.5μmに対して±8.6チと
なシ、従来のばらつき幅±25.6 %に対して約1/
3にできることがわかった。
エツチングの終点を判定するには、従来はコーナ侵食量
Xのばらつきが大きいことからエツチングとXの測定を
何度か繰返しては目標のコーナ侵食量Xに近づけるとい
った方法をとっていた。しかし本実施例によりそのばら
つきを従来の1/3程度に小さくできたことから一度の
エツチングで目標寸法Xにすることが可能となシ、エツ
チング工程が大幅に短縮できた。再に、コーナ侵食量X
の寸法精度が向上した結果、単結晶島の完成形状が均一
化されたため、素子の歩留シも向上した。
第7図〜第8図に本発明の他の実施例を示し説明する。
第7図及び第8図において第3図、第5図と同一符合は
同−又は相当部分を示す。
まず、第7図について述べる。本実施例エツチング装置
はエツチング反応装置11とIPAを一定の飽和濃度に
するための飽和IPA濃度作成装置12とから成る。双
方の装置11.12はヒータ付マグネットスターラ13
とその攪拌子14にJニジエッチャント8を攪拌する一
方、温度も所定温度でコントロールしている。また装置
11及び12の上部は、蒸発するIPAを元に戻すため
にコンデンサ15が取付けられている。両装置11゜1
2間はポンプP1とポンプP2により、主としてKOH
水溶液から成シ少量のIPAを含む(この場合、工PA
は所定の飽和濃度となっている。)エツチング反応相8
が循環しておシ、エツチング反応装置11中のエツチン
グ反応相8の濃度は常に略一定となる。このような装置
において、エツチングするべきシリコン基体1はエツチ
ング反応装置11のエツチング槽7に入れることによシ
浮遊IPA相9に接触することなくエツチングが行える
。なお、本実施例に於いてはエツチング反応装置11は
飽和IPA濃度作成装置12と同一図面で述べたが、こ
の図面に限ることなく例えばIPA濃度センサを付けた
ような定温、定濃度コントロール装置を使ってもよい。
第8図は再に本発明における他の実施例を示す。
この図は試料押入箱16の一部のフタ17が上下する構
造となっており、例えばテフロン製となっている。この
装置の使用方法を詳述する。
まずシリコン基体1がセットされたホルダ10を試料押
入箱16に収めフタをおろす。次に第3図(a)に示し
たエッチャント槽7内に試料押入箱16を入れる。次に
フタ17を引き上げる。その後ホルダ10をエツチング
反応相8内で移動し、試料押入箱16からおろした後、
試料押入箱16をエッチャント槽7から引き上げる。こ
の場合においてもシリコン基体1の表面は浮遊IPA相
9に触れないでエツチング反応相8に直接触れることと
なるので第5図及び第7図と同様の効果が得すれる。な
お本装置において、フタ17は例えば底面部に位置され
ても同様でアシ、箱に限らず袋等で代用できる。
尚、水酸化カリウムに限らず水酸化ナトリウム水溶液等
の他のアルカリ水溶液を用いても本発明は適用できる。
しかし半導体基体の製造プロセス中にナトリウム等のイ
オンが入ると素子特性を劣化させるので水酸化カリウム
が良好である。
また、12人に限らずエチルアルコール、メチルアルコ
ール等の他のアルコールを用いてモ本発明は適用できる
〔発明の効果〕
以上述べた様に、本発明によれば、コーナ侵食量のばら
つきが低減できる半導体基体のエツチング方法を得るこ
とができる。
【図面の簡単な説明】
第1図は誘電体分離基体の製造方法を示す図、第2図は
異方性エツチングによってできるシリコン基体の表面概
略斜視図、第3図は従来のエツチング方法を示す図、第
4図は従来法によった場合のコーナ侵食量を示す図、第
5図は本発明の1実施例を示す図、第6図は本発明の1
実施例によった場合のコーナ侵食量を示す図、第7図及
び第8図は本発明における他の実施例を示す図である。 7・・・エツチング槽、8・・・エツチング反応相、9
・・・牛 1 図 第4図 ロッ ト番号 鹿ろ図 ロ  ッ  ト 番 号

Claims (1)

  1. 【特許請求の範囲】 1、アルカリ水溶液と該アルカリ水溶液よシ比重の小さ
    いアルコールとの混合物から成り、上記混合物中のアル
    カリ水溶液の混合比が上記アルコールの混合比より大き
    い第1の相と、該第1の相に積層され上記混合物中のア
    ルコールの混合比が上記アルカリ水溶液の混合比よシ大
    きい第2の相とを有するエツチング液によって半導体基
    体をエツチングする方法に於いて、上記半導体基体を上
    記第1の相にのみ触れさせてエツチングすることを特徴
    とする半導体基体のエツチング方法。 2、特許請求の範囲第1項に於いて、アルカリ水溶液は
    水酸化カリウム水溶液であることを特徴とする半導体基
    体のエツチング方法。 3、特許請求の範囲第1項に於いて、アル9−ルはイソ
    プロピルアルコールであることを特徴とする半導体基体
    のエツチング方法。
JP8583783A 1983-05-18 1983-05-18 半導体基体のエツチング方法 Granted JPS59213133A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS636729U (ja) * 1986-06-30 1988-01-18
JP2005079382A (ja) * 2003-09-01 2005-03-24 Seiko Epson Corp エッチング装置

Cited By (2)

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JPS636729U (ja) * 1986-06-30 1988-01-18
JP2005079382A (ja) * 2003-09-01 2005-03-24 Seiko Epson Corp エッチング装置

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