JPS59202656A - 電子回路の実装構造 - Google Patents
電子回路の実装構造Info
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- JPS59202656A JPS59202656A JP58076920A JP7692083A JPS59202656A JP S59202656 A JPS59202656 A JP S59202656A JP 58076920 A JP58076920 A JP 58076920A JP 7692083 A JP7692083 A JP 7692083A JP S59202656 A JPS59202656 A JP S59202656A
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- JP
- Japan
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- semiconductor element
- frame
- electronic circuit
- loading section
- mounting
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- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
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- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Cooling Or The Like Of Electrical Apparatus (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は放熱性をよくするために素子の裏面に放熱フ
ィンを取りつけて、回路パターン形成をおこなったセラ
ミック基板、銅張積層板等の電子回路基板に、半導体素
子を実装する電１子回路の実装構造に関する。
ィンを取りつけて、回路パターン形成をおこなったセラ
ミック基板、銅張積層板等の電子回路基板に、半導体素
子を実装する電１子回路の実装構造に関する。
（従来技術）
従来、半導体素子の放熱性をよくするために素子の裏面
に放熱フィンを取りつけて、回路パターン形成をおこな
ったセラミック基板、銅張積層板等の電子回路基板に実
装している。
に放熱フィンを取りつけて、回路パターン形成をおこな
ったセラミック基板、銅張積層板等の電子回路基板に実
装している。
この際放熱フィンの厚み等を大きくすれば放熱性はよく
なるが素子が電子回路基板より浮き上がる等により素子
と電子回路基板間のワイヤボンディングが難しくなる欠
点がある。
なるが素子が電子回路基板より浮き上がる等により素子
と電子回路基板間のワイヤボンディングが難しくなる欠
点がある。
（発明の目的）
この発明は上記の点に鑑みてなされたものであり、その
目的とするところは、放熱性をよくするために素子の裏
面に放熱フィンを取りつけた半導体素子の該放熱フィン
の厚み等の大きさにかかわらずワイヤボンディングを確
実且つ容易におこなえる半導体素子の実装構造を提供せ
んとするものである。
目的とするところは、放熱性をよくするために素子の裏
面に放熱フィンを取りつけた半導体素子の該放熱フィン
の厚み等の大きさにかかわらずワイヤボンディングを確
実且つ容易におこなえる半導体素子の実装構造を提供せ
んとするものである。
（発明の開示）
以下、この発明を説明する。
この発明の要旨とするところは、導電性金属薄板に絶縁
コーティングを施し、半導体素子２を登載する登載部４
の側縁部に支持脚６を設け、支持脚６の下端に接合面３
を設け、登載部４から接合面３にかけてリード回路５を
形成してフレーム１とし、半導体素子２はフレーム１の
登載部４に、固定され、半導体素子２と登載部４のパッ
ド８はワイヤホンディングされ、フレーム１は電子回路
基板９の回路面に接合面３が接続するように固定され、
半導体素子の放熱フィン１０は登載部４の下面に位置せ
しめて成ることを特徴とする電子回路の実装構造である
以下、この発明を図示せる一実施例にもとすいて説明す
る。
コーティングを施し、半導体素子２を登載する登載部４
の側縁部に支持脚６を設け、支持脚６の下端に接合面３
を設け、登載部４から接合面３にかけてリード回路５を
形成してフレーム１とし、半導体素子２はフレーム１の
登載部４に、固定され、半導体素子２と登載部４のパッ
ド８はワイヤホンディングされ、フレーム１は電子回路
基板９の回路面に接合面３が接続するように固定され、
半導体素子の放熱フィン１０は登載部４の下面に位置せ
しめて成ることを特徴とする電子回路の実装構造である
以下、この発明を図示せる一実施例にもとすいて説明す
る。
第１図及び第２図に示すのはこの発明の一実施例である
。
。
１は銅やアルミニュウム等の薄い一枚の導電性金属薄板
に絶縁コーティングを施して形成したフレームで、半導
体素子２を登載する登載部４の側縁部に支持脚６を設け
、支持脚６の下端に接合面３を設け、登載部４から接合
面３にかけてリード回路５を形成してなる。このフレー
ム１はセラミック基板、銅張積層板等の電子回路基板に
リード回路５を設けて形成したものである。リード回路
５は登載部４にパッド８を形成し、該パッド８から接合
面３のターミナル７を接続するものである。放熱フィン
１０は登載部４の裏面に設けられている。放熱フィン１
０は登載部４の裏面を膨大させ、あるいは半導体素子２
の裏面に設けたものであり、後者の場合放熱フィン１０
は登載部４の裏面に挿通曲設されるのである。
に絶縁コーティングを施して形成したフレームで、半導
体素子２を登載する登載部４の側縁部に支持脚６を設け
、支持脚６の下端に接合面３を設け、登載部４から接合
面３にかけてリード回路５を形成してなる。このフレー
ム１はセラミック基板、銅張積層板等の電子回路基板に
リード回路５を設けて形成したものである。リード回路
５は登載部４にパッド８を形成し、該パッド８から接合
面３のターミナル７を接続するものである。放熱フィン
１０は登載部４の裏面に設けられている。放熱フィン１
０は登載部４の裏面を膨大させ、あるいは半導体素子２
の裏面に設けたものであり、後者の場合放熱フィン１０
は登載部４の裏面に挿通曲設されるのである。
而して半導体素子２はフレーム１の登載部４に、高周波
溶接、高温半日または導電性接着剤にて固定され、半導
体素子２と登載部４のパッド８ばワイヤボンディングさ
れる。
溶接、高温半日または導電性接着剤にて固定され、半導
体素子２と登載部４のパッド８ばワイヤボンディングさ
れる。
フレーム１は電子回路基板９の回路面に接合面３が接続
するように高周波溶接、高温半日または導電性接着剤に
て固定される。
するように高周波溶接、高温半日または導電性接着剤に
て固定される。
（発明の効果）
以上のようにこの発明による電子回路ブロックは登載部
４を持つフレーム１を介して半導体素子２を電子回路基
板９に実装するものであり、半導体素子２のワイヤボン
ディングはこのフレーム１のハソド８に接続されるもの
であり、放熱フィン１０はフレーム１の裏面にでるので
ワイヤボンディングの妨げとなることはないのである。
４を持つフレーム１を介して半導体素子２を電子回路基
板９に実装するものであり、半導体素子２のワイヤボン
ディングはこのフレーム１のハソド８に接続されるもの
であり、放熱フィン１０はフレーム１の裏面にでるので
ワイヤボンディングの妨げとなることはないのである。
第１図及び第２図はこの発明の一実施例を示す図で、第
１図は斜視図、第２図は断面図である。 第１図 第２図
１図は斜視図、第２図は断面図である。 第１図 第２図
Claims (1)
- （１）導電性金属薄板に絶縁コーティングを施し、半導
体素子２を登載する登載部４の側縁部に支持脚６を設け
、支持脚６の下端に接合面３を設け、登載部４から接合
面３にかけてリード回路５を形成してフレーム１とし、
半導体素子２はフレーム１の登載部４に固定され、半導
体素子２と登載部４のパッド８はワイヤボンディングさ
れ、フレームｌは電子回路基板９の回路面に接合面３が
接続するように固定され、半導体素子の放熱フィン１０
は登載部４の下面に位置せしめて成ることを特徴とする
電子回路の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076920A JPS59202656A (ja) | 1983-04-30 | 1983-04-30 | 電子回路の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076920A JPS59202656A (ja) | 1983-04-30 | 1983-04-30 | 電子回路の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59202656A true JPS59202656A (ja) | 1984-11-16 |
Family
ID=13619133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076920A Pending JPS59202656A (ja) | 1983-04-30 | 1983-04-30 | 電子回路の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053855A (en) * | 1988-10-25 | 1991-10-01 | Mitsubishi Denki Kabushiki Kaisha | Plastic molded-type semiconductor device |
-
1983
- 1983-04-30 JP JP58076920A patent/JPS59202656A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053855A (en) * | 1988-10-25 | 1991-10-01 | Mitsubishi Denki Kabushiki Kaisha | Plastic molded-type semiconductor device |
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