JPS59202656A - 電子回路の実装構造 - Google Patents

電子回路の実装構造

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Publication number
JPS59202656A
JPS59202656A JP58076920A JP7692083A JPS59202656A JP S59202656 A JPS59202656 A JP S59202656A JP 58076920 A JP58076920 A JP 58076920A JP 7692083 A JP7692083 A JP 7692083A JP S59202656 A JPS59202656 A JP S59202656A
Authority
JP
Japan
Prior art keywords
semiconductor element
frame
electronic circuit
loading section
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58076920A
Other languages
English (en)
Inventor
Toshiyuki Yamaguchi
敏行 山口
Tatsuhiko Irie
達彦 入江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP58076920A priority Critical patent/JPS59202656A/ja
Publication of JPS59202656A publication Critical patent/JPS59202656A/ja
Pending legal-status Critical Current

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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/4809Loop shape
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) この発明は放熱性をよくするために素子の裏面に放熱フ
ィンを取りつけて、回路パターン形成をおこなったセラ
ミック基板、銅張積層板等の電子回路基板に、半導体素
子を実装する電1子回路の実装構造に関する。
(従来技術) 従来、半導体素子の放熱性をよくするために素子の裏面
に放熱フィンを取りつけて、回路パターン形成をおこな
ったセラミック基板、銅張積層板等の電子回路基板に実
装している。
この際放熱フィンの厚み等を大きくすれば放熱性はよく
なるが素子が電子回路基板より浮き上がる等により素子
と電子回路基板間のワイヤボンディングが難しくなる欠
点がある。
(発明の目的) この発明は上記の点に鑑みてなされたものであり、その
目的とするところは、放熱性をよくするために素子の裏
面に放熱フィンを取りつけた半導体素子の該放熱フィン
の厚み等の大きさにかかわらずワイヤボンディングを確
実且つ容易におこなえる半導体素子の実装構造を提供せ
んとするものである。
(発明の開示) 以下、この発明を説明する。
この発明の要旨とするところは、導電性金属薄板に絶縁
コーティングを施し、半導体素子2を登載する登載部4
の側縁部に支持脚6を設け、支持脚6の下端に接合面3
を設け、登載部4から接合面3にかけてリード回路5を
形成してフレーム1とし、半導体素子2はフレーム1の
登載部4に、固定され、半導体素子2と登載部4のパッ
ド8はワイヤホンディングされ、フレーム1は電子回路
基板9の回路面に接合面3が接続するように固定され、
半導体素子の放熱フィン10は登載部4の下面に位置せ
しめて成ることを特徴とする電子回路の実装構造である
以下、この発明を図示せる一実施例にもとすいて説明す
る。
第1図及び第2図に示すのはこの発明の一実施例である
1は銅やアルミニュウム等の薄い一枚の導電性金属薄板
に絶縁コーティングを施して形成したフレームで、半導
体素子2を登載する登載部4の側縁部に支持脚6を設け
、支持脚6の下端に接合面3を設け、登載部4から接合
面3にかけてリード回路5を形成してなる。このフレー
ム1はセラミック基板、銅張積層板等の電子回路基板に
リード回路5を設けて形成したものである。リード回路
5は登載部4にパッド8を形成し、該パッド8から接合
面3のターミナル7を接続するものである。放熱フィン
10は登載部4の裏面に設けられている。放熱フィン1
0は登載部4の裏面を膨大させ、あるいは半導体素子2
の裏面に設けたものであり、後者の場合放熱フィン10
は登載部4の裏面に挿通曲設されるのである。
而して半導体素子2はフレーム1の登載部4に、高周波
溶接、高温半日または導電性接着剤にて固定され、半導
体素子2と登載部4のパッド8ばワイヤボンディングさ
れる。
フレーム1は電子回路基板9の回路面に接合面3が接続
するように高周波溶接、高温半日または導電性接着剤に
て固定される。
(発明の効果) 以上のようにこの発明による電子回路ブロックは登載部
4を持つフレーム1を介して半導体素子2を電子回路基
板9に実装するものであり、半導体素子2のワイヤボン
ディングはこのフレーム1のハソド8に接続されるもの
であり、放熱フィン10はフレーム1の裏面にでるので
ワイヤボンディングの妨げとなることはないのである。
【図面の簡単な説明】
第1図及び第2図はこの発明の一実施例を示す図で、第
1図は斜視図、第2図は断面図である。 第1図 第2図

Claims (1)

    【特許請求の範囲】
  1. (1)導電性金属薄板に絶縁コーティングを施し、半導
    体素子2を登載する登載部4の側縁部に支持脚6を設け
    、支持脚6の下端に接合面3を設け、登載部4から接合
    面3にかけてリード回路5を形成してフレーム1とし、
    半導体素子2はフレーム1の登載部4に固定され、半導
    体素子2と登載部4のパッド8はワイヤボンディングさ
    れ、フレームlは電子回路基板9の回路面に接合面3が
    接続するように固定され、半導体素子の放熱フィン10
    は登載部4の下面に位置せしめて成ることを特徴とする
    電子回路の実装構造。
JP58076920A 1983-04-30 1983-04-30 電子回路の実装構造 Pending JPS59202656A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58076920A JPS59202656A (ja) 1983-04-30 1983-04-30 電子回路の実装構造

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JP58076920A JPS59202656A (ja) 1983-04-30 1983-04-30 電子回路の実装構造

Publications (1)

Publication Number Publication Date
JPS59202656A true JPS59202656A (ja) 1984-11-16

Family

ID=13619133

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58076920A Pending JPS59202656A (ja) 1983-04-30 1983-04-30 電子回路の実装構造

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JP (1) JPS59202656A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053855A (en) * 1988-10-25 1991-10-01 Mitsubishi Denki Kabushiki Kaisha Plastic molded-type semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
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