JPS59200561A - 符号伝送方式 - Google Patents
符号伝送方式Info
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- JPS59200561A JPS59200561A JP7329283A JP7329283A JPS59200561A JP S59200561 A JPS59200561 A JP S59200561A JP 7329283 A JP7329283 A JP 7329283A JP 7329283 A JP7329283 A JP 7329283A JP S59200561 A JPS59200561 A JP S59200561A
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- data
- circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
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- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、２値信号の符号伝送方式に関し、特に４ピツ
トのデータを５ビツトに変換して伝送する符号伝送方式
に関する。
トのデータを５ビツトに変換して伝送する符号伝送方式
に関する。
従来技術
従来、データ処理装置間のデータ伝送等に使われる２値
信号用の伝送路符号は数多く考えられており、その代表
的な符号としてはＲＺ符号とマンチェスタ符号があげら
れる。ＲＺ符号は、伝送すべきデータの伝送速度に対す
る伝送路速度の上昇はないが、データ“Ｏ“の連続数に
制限がないためタイミング情報が消失するという欠点が
あり、また、直流成分の変動が大きいため受信回路での
ＡＧＣ回路の負担が大きくなるという欠点がある。
信号用の伝送路符号は数多く考えられており、その代表
的な符号としてはＲＺ符号とマンチェスタ符号があげら
れる。ＲＺ符号は、伝送すべきデータの伝送速度に対す
る伝送路速度の上昇はないが、データ“Ｏ“の連続数に
制限がないためタイミング情報が消失するという欠点が
あり、また、直流成分の変動が大きいため受信回路での
ＡＧＣ回路の負担が大きくなるという欠点がある。
まだ、マンチェスタ符号は、データ１ビツトを２ビツト
に変換する符号であり、タイミング情報歓は多く、また
、直流成分の変動がほとんどないという利点があるが、
伝送路速度がデータの伝送速度に比べて２倍になり伝送
路に対しても送信／受信回路やその周辺回路に対しても
２倍の速度で動作することが要求されるため高速なデー
タ伝送には適していないという欠点がある。
に変換する符号であり、タイミング情報歓は多く、また
、直流成分の変動がほとんどないという利点があるが、
伝送路速度がデータの伝送速度に比べて２倍になり伝送
路に対しても送信／受信回路やその周辺回路に対しても
２倍の速度で動作することが要求されるため高速なデー
タ伝送には適していないという欠点がある。
発明の目的
本発明の目的は、伝送されるべきデータビット列を４ビ
ツトずつに分割しその４ビツトを特定の５ビツトのビッ
トパターンに変換し、さらに直列に変換して伝送するこ
とにより上記欠点’ｔ）ＩＦ決し、符号化されたデータ
ビット列での同一符号の連続が４ビツト以内でありマー
ク率が０．４〜０．６の範囲にあり、また、伝送路速度
の上昇ｅ２５％に抑えることができ、かつまた符号化／
復号化回路が比較的簡単に構成できるようにした符号伝
送方式を提供することにある。
ツトずつに分割しその４ビツトを特定の５ビツトのビッ
トパターンに変換し、さらに直列に変換して伝送するこ
とにより上記欠点’ｔ）ＩＦ決し、符号化されたデータ
ビット列での同一符号の連続が４ビツト以内でありマー
ク率が０．４〜０．６の範囲にあり、また、伝送路速度
の上昇ｅ２５％に抑えることができ、かつまた符号化／
復号化回路が比較的簡単に構成できるようにした符号伝
送方式を提供することにある。
発明の構成
前記目的を達成するために本発明による符号伝送方式は
、連続して伝送されるべき２値信号のデータビット列に
対して、前記データビット列を連続した４ビツトずつの
暗に分割し、前記語のそれぞれの４ビツトのとりえる１
６種のビットパターンと、１“の数が２個あるいは３個
でありかつ最上位ビットからの同符号連続数が２ビツト
以内でありかつ又最下位ビットからの同符号連続数が２
ビツト以内である１６種の５ビツトのビットパターンと
を１対１に対応させて前記語のそ扛ぞれの４ビツトを５
ビツトに変換し、変換された５ビツトを直列に変換して
伝送することを特徴とする。
、連続して伝送されるべき２値信号のデータビット列に
対して、前記データビット列を連続した４ビツトずつの
暗に分割し、前記語のそれぞれの４ビツトのとりえる１
６種のビットパターンと、１“の数が２個あるいは３個
でありかつ最上位ビットからの同符号連続数が２ビツト
以内でありかつ又最下位ビットからの同符号連続数が２
ビツト以内である１６種の５ビツトのビットパターンと
を１対１に対応させて前記語のそ扛ぞれの４ビツトを５
ビツトに変換し、変換された５ビツトを直列に変換して
伝送することを特徴とする。
発明の実施例
次に本発明について図面全参照して詳細に説明する。
第１図を参照すると、本発明の第１の実施例は、データ
処理部１と、データ処理部１の４ビツトの出力を入力す
る符号化回路２と、符号化回路２の５ビツトの出力を入
力する並列直列変換回路３と、並列直列変換回路３の出
力を入力する送信回路４と、送信回路４の出力と受信回
路６との間に接続される伝送路５と、受信回路６と、受
信回路６の出力を入力する直列並列変換回路７と、直列
並列変換回路７の５ビツトの出力を入力する復号化回路
８と、復号化回路８の４ビツトの出力を入力するデータ
処理部９とから構成されている。
処理部１と、データ処理部１の４ビツトの出力を入力す
る符号化回路２と、符号化回路２の５ビツトの出力を入
力する並列直列変換回路３と、並列直列変換回路３の出
力を入力する送信回路４と、送信回路４の出力と受信回
路６との間に接続される伝送路５と、受信回路６と、受
信回路６の出力を入力する直列並列変換回路７と、直列
並列変換回路７の５ビツトの出力を入力する復号化回路
８と、復号化回路８の４ビツトの出力を入力するデータ
処理部９とから構成されている。
連続して伝送されるべき２値信号のデータビット列はデ
ータ処理部１により連続した４ビツトずつの語に分割し
て出力され符号化回路２に入力される。入力された４ビ
ツトのデータビットは符号化回路２により、特定の５ビ
ツトのビットパターンに変換される。符号化／復号化に
ついては、後で詳細に説明する。５ビツトに変換された
データは並列直列変換回路３に入力され連続して直列に
変換されて送信回路４に入力される。送信回路４は符号
化された直列データを伝送路５に適した信号レベルに変
換し伝送路５を駆動する。光通信の場合には伝送路５は
光ファイバであり、送信回路４ではレーザダイオードあ
るいは発光ダイオードを入力データにより変調する。伝
送路５を伝搬してきた信号は受信回路６に入力され、論
理レベルの２値信号に再生される。直列並列変換回路７
は直列の符号化されたビット列を符号化回路２の出力と
同じ語単位の５ビツトずつに分割して並列に出力する。
ータ処理部１により連続した４ビツトずつの語に分割し
て出力され符号化回路２に入力される。入力された４ビ
ツトのデータビットは符号化回路２により、特定の５ビ
ツトのビットパターンに変換される。符号化／復号化に
ついては、後で詳細に説明する。５ビツトに変換された
データは並列直列変換回路３に入力され連続して直列に
変換されて送信回路４に入力される。送信回路４は符号
化された直列データを伝送路５に適した信号レベルに変
換し伝送路５を駆動する。光通信の場合には伝送路５は
光ファイバであり、送信回路４ではレーザダイオードあ
るいは発光ダイオードを入力データにより変調する。伝
送路５を伝搬してきた信号は受信回路６に入力され、論
理レベルの２値信号に再生される。直列並列変換回路７
は直列の符号化されたビット列を符号化回路２の出力と
同じ語単位の５ビツトずつに分割して並列に出力する。
復号化回路８は、直列並列変換回路７の符号化された５
ビツトのデータを、符号化回路２で行なった変換の逆変
換を行ない４ビツトの復５− 量化されたデータを出力する。データ処理部９は、復号
化されたデータを受は取り所定の処理を行なうことがで
きる。
ビツトのデータを、符号化回路２で行なった変換の逆変
換を行ない４ビツトの復５− 量化されたデータを出力する。データ処理部９は、復号
化されたデータを受は取り所定の処理を行なうことがで
きる。
本発明の符号伝送方式に使用される特定の５ビツトのビ
ットパターンは、°１１の数が２個あるいは３個であり
かつ又最上位ビットからの同符号連続数が２ビツト以内
でありかつ又最下位ビットからの同符号連続数が２ビツ
ト以内である５ビツトかつ１６棟しかない。
ットパターンは、°１１の数が２個あるいは３個であり
かつ又最上位ビットからの同符号連続数が２ビツト以内
でありかつ又最下位ビットからの同符号連続数が２ビツ
ト以内である５ビツトかつ１６棟しかない。
次に本発明の符号伝送方式に適用される第１図に示しだ
符号化／復号化回路の一例について詳細に説明する。
符号化／復号化回路の一例について詳細に説明する。
本発明の符号伝送方式に適用される第１図に示した符号
化回路２は、４ビツトのパターンを特定の５ビツトのパ
ターンに変換するものであり、逆に復号化回路８は５ビ
ツトのパターンを４ビツトのパターンに逆変換するもの
である。一般に電子計算機等のデータ処理装置の内部で
は、データは６一 ４ビット単位または４の整数倍のビット牟位で並列に演
算処理されることが多い。そのため４ビット単位で符号
化する本発明の符号伝送方式とは整合性がよい。
化回路２は、４ビツトのパターンを特定の５ビツトのパ
ターンに変換するものであり、逆に復号化回路８は５ビ
ツトのパターンを４ビツトのパターンに逆変換するもの
である。一般に電子計算機等のデータ処理装置の内部で
は、データは６一 ４ビット単位または４の整数倍のビット牟位で並列に演
算処理されることが多い。そのため４ビット単位で符号
化する本発明の符号伝送方式とは整合性がよい。
第２図は本発明の符号伝送方式に適用される第１図に示
した符号化回路２のブロック図金示したものである。
した符号化回路２のブロック図金示したものである。
符号化回路２は、４ビツトのデータＢＯ−８３を入力し
、その４ビツトがとりえる第８図（ａ）に示す１６種の
ビットパターンと第８図（ｂｌに示す１６種の５ビツト
のビットパターンとを１対１に対応させて、４ビツトの
データビットＢＯ〜Ｂ３を５ビツトの出力データＹＯ−
Ｙ４に変換する。
、その４ビツトがとりえる第８図（ａ）に示す１６種の
ビットパターンと第８図（ｂｌに示す１６種の５ビツト
のビットパターンとを１対１に対応させて、４ビツトの
データビットＢＯ〜Ｂ３を５ビツトの出力データＹＯ−
Ｙ４に変換する。
第３図は本発明の符号伝送方式に適用される第１図に示
した復号化回路８のブロック図を示したものである。動
作としては、前述した符号化回路（１）の全く逆の動作
を行なうものであるので、詳細は省略する。
した復号化回路８のブロック図を示したものである。動
作としては、前述した符号化回路（１）の全く逆の動作
を行なうものであるので、詳細は省略する。
第８図（１））に示す１６ガの５ビツトの符号化された
ビットパターンは全て”１°の数が２個か３個であるた
め符号化されたデータビット列においてもマーク率は０
．４〜０６の範囲に限られる。また、第８図（ｂ）に示
す５ビツトのビットパターンは、最上位ビットからの四
符号連続数および最下位ビットからの同符号連続数は２
ビツト以内であるだめ、符号化されたデータビット列に
おける同符号連続−ンと第８図（ｂ）に示す１６お■の
５ビツトの符号化されたビットパターンとの対応は１対
１であれば任意の組み合わせでとることができ、その組
み合わせ数は１６の階乗個存在する。
ビットパターンは全て”１°の数が２個か３個であるた
め符号化されたデータビット列においてもマーク率は０
．４〜０６の範囲に限られる。また、第８図（ｂ）に示
す５ビツトのビットパターンは、最上位ビットからの四
符号連続数および最下位ビットからの同符号連続数は２
ビツト以内であるだめ、符号化されたデータビット列に
おける同符号連続−ンと第８図（ｂ）に示す１６お■の
５ビツトの符号化されたビットパターンとの対応は１対
１であれば任意の組み合わせでとることができ、その組
み合わせ数は１６の階乗個存在する。
次に本発明の符号伝送方式に適用される第２図および第
３図に示した符号化／復号化回路の一例について説明す
る。
３図に示した符号化／復号化回路の一例について説明す
る。
第８図（ｂ）に示した１６種の５ビツトのビットパター
ンは上位ビットが°０１の８種と上位ビットがｆｉｌの
８種の２つの組に分けられ、その２つの組はお互いにＩ
ＱＩと“１“を符号反転したパターンとなっている。ま
た、第８図（ａ）に示す４ビツトの１６種のデータビッ
トパターンも上位ビットがｌＯｏの８種と上位ビットが
１１°の８種の２つの組に分けられ、かつ下位３ビツト
は２つの組とも全く同じ８種のビットパターンＣ第９図
［ａ）に示す）になる。
ンは上位ビットが°０１の８種と上位ビットがｆｉｌの
８種の２つの組に分けられ、その２つの組はお互いにＩ
ＱＩと“１“を符号反転したパターンとなっている。ま
た、第８図（ａ）に示す４ビツトの１６種のデータビッ
トパターンも上位ビットがｌＯｏの８種と上位ビットが
１１°の８種の２つの組に分けられ、かつ下位３ビツト
は２つの組とも全く同じ８種のビットパターンＣ第９図
［ａ）に示す）になる。
このような４ビツトのデータの下位３ビツトに対する３
ビツト４ビツト変換と符号反転操作を使うことにより符
号化／復号化回路をより簡単に構成できる。
ビツト４ビツト変換と符号反転操作を使うことにより符
号化／復号化回路をより簡単に構成できる。
本実施例の場合の第８図（ａ）の４ビツトのデータビッ
トパターンと第８図（ｂ）の５ビツトの符号化されたビ
ットパターンとの組み合わせ数は第２図および第３図に
示す符号化／′Ｏ！号化回酪化回路る場合よりも制限さ
れ、８０階乗の２倍の組み合わせ数となる。
トパターンと第８図（ｂ）の５ビツトの符号化されたビ
ットパターンとの組み合わせ数は第２図および第３図に
示す符号化／′Ｏ！号化回酪化回路る場合よりも制限さ
れ、８０階乗の２倍の組み合わせ数となる。
第４図は本発明の符号伝送方式に適用される第２図に示
した符号化回路２の実施例のブロック図を示すものであ
り、符号化回路２は、入力データの４ビツトの中の下位
３ビットＢＯ−８２を入力し４ビツトのデータＺＯ−Ｚ
３に変換する３８４Ｂ変換回路１６と、４ビツトのデー
タｚｏ−Ｚ３と９− 入力データの上位ビットＢ３とを入力し符号化された４
ビツトのデータＹＯ−Ｙ３を出力する否定回路１７と、
入力データの上位ピッ）Ｂ３を符号化された出力データ
の上位ビットＹ４として出力する接続線２０２とから構
成されている。入力データの４ビツトの中の下位３ピツ
）ＢＯ−８２は３８４Ｂ変換回路１６に入力し、第９図
（ａ）に示した入力データＢＯ〜Ｂ２のとりえる８種の
ビットパターンと第９図（ｂ）に示した８種の４ビツト
のビットパターンとを１対１に対応させて変換し、４ビ
ツトのデータＺＯ〜Ｚ３に出力する。入力データの上位
ピッ）Ｂ３がｌＯｗのときは、否定回路１７はデータＺ
Ｏ−Ｚ３に対して符号反転せずに符号化されたデータＹ
Ｏ〜Ｙ３を出力する。逆に入力データの上位ピッ）Ｂ３
が１１＠のときは、否定回路１７はデータＺＯ−Ｚ３の
各ビットに対して１０°と１１１の符号反転を行ない符
号化されたデータＹＯ−Ｙ３として出力する。入力デー
タの上位ピッ）Ｂ３はそのまま符号化されたデータの上
位ビットＹ４として出力する。
した符号化回路２の実施例のブロック図を示すものであ
り、符号化回路２は、入力データの４ビツトの中の下位
３ビットＢＯ−８２を入力し４ビツトのデータＺＯ−Ｚ
３に変換する３８４Ｂ変換回路１６と、４ビツトのデー
タｚｏ−Ｚ３と９− 入力データの上位ビットＢ３とを入力し符号化された４
ビツトのデータＹＯ−Ｙ３を出力する否定回路１７と、
入力データの上位ピッ）Ｂ３を符号化された出力データ
の上位ビットＹ４として出力する接続線２０２とから構
成されている。入力データの４ビツトの中の下位３ピツ
）ＢＯ−８２は３８４Ｂ変換回路１６に入力し、第９図
（ａ）に示した入力データＢＯ〜Ｂ２のとりえる８種の
ビットパターンと第９図（ｂ）に示した８種の４ビツト
のビットパターンとを１対１に対応させて変換し、４ビ
ツトのデータＺＯ〜Ｚ３に出力する。入力データの上位
ピッ）Ｂ３がｌＯｗのときは、否定回路１７はデータＺ
Ｏ−Ｚ３に対して符号反転せずに符号化されたデータＹ
Ｏ〜Ｙ３を出力する。逆に入力データの上位ピッ）Ｂ３
が１１＠のときは、否定回路１７はデータＺＯ−Ｚ３の
各ビットに対して１０°と１１１の符号反転を行ない符
号化されたデータＹＯ−Ｙ３として出力する。入力デー
タの上位ピッ）Ｂ３はそのまま符号化されたデータの上
位ビットＹ４として出力する。
１０−
第５図は本発明の符号伝送方式に適用される第３図に示
した復号化回路８の実施例のブロック図を示したもので
あり、復号化回路８は符号化されたデータ５ビツトの中
の下位４ピツ）ＹＯ−Ｙ３と上位ビットＹ４が入力し４
ビツトのデータＺ。
した復号化回路８の実施例のブロック図を示したもので
あり、復号化回路８は符号化されたデータ５ビツトの中
の下位４ピツ）ＹＯ−Ｙ３と上位ビットＹ４が入力し４
ビツトのデータＺ。
〜Ｚ３＝ｉ出力する否定回路１８と、４ビツトのデータ
Ｚ Ｏ−Ｚ ３１に入力し３ビツトの出力データＢＯ〜
Ｂ２を出力する４ ８３Ｂ変換回路１９と、入力データ
の上位ピッ）Ｙ４’に出力データの上位ピッ） Ｂ ３
として出力するだめの接続線２０４とから構成されてい
る。
Ｚ Ｏ−Ｚ ３１に入力し３ビツトの出力データＢＯ〜
Ｂ２を出力する４ ８３Ｂ変換回路１９と、入力データ
の上位ピッ）Ｙ４’に出力データの上位ピッ） Ｂ ３
として出力するだめの接続線２０４とから構成されてい
る。
回路の動作は前述した第４図に示した符号化回路の逆の
動作を行なうものである。符号化されたデータ５ビツト
の中の下位４ピツ）ＹＯ−Ｙ３は否定回路１８に入力し
、符号化されたデータの上位ビットＹ４がｌｏｇの場合
は符号反転せずにデータＺＯ〜Ｚ３を出力する。逆に一
ヒ位ピッ）Ｙ４が′１°の場合は符号化されたデータＹ
Ｏ−Ｙ３の各ビットに対して“０°と“１′の符号反転
を行ないデータＺＯ−Ｚ３として出力する。４８３Ｂ変
換回路１９は、第４図に示した符号化回路の中の３８４
Ｂ変換回路１６で行なった３ビツト４ビツト変換の逆変
換を行ない３ビツトの出力データＢＯ〜Ｂ２を出力する
。符号化されたデータの上位ビット￥４は出力データの
−Ｆ位ビットＢ３としてそのまま出力する。
動作を行なうものである。符号化されたデータ５ビツト
の中の下位４ピツ）ＹＯ−Ｙ３は否定回路１８に入力し
、符号化されたデータの上位ビットＹ４がｌｏｇの場合
は符号反転せずにデータＺＯ〜Ｚ３を出力する。逆に一
ヒ位ピッ）Ｙ４が′１°の場合は符号化されたデータＹ
Ｏ−Ｙ３の各ビットに対して“０°と“１′の符号反転
を行ないデータＺＯ−Ｚ３として出力する。４８３Ｂ変
換回路１９は、第４図に示した符号化回路の中の３８４
Ｂ変換回路１６で行なった３ビツト４ビツト変換の逆変
換を行ない３ビツトの出力データＢＯ〜Ｂ２を出力する
。符号化されたデータの上位ビット￥４は出力データの
−Ｆ位ビットＢ３としてそのまま出力する。
次に本発明の符号伝送方式に適用される第４図／第５図
に示しだ符号化／復号化回路の実施例について説明する
。
に示しだ符号化／復号化回路の実施例について説明する
。
第４図および第５図に示した符号化／復号化回路では、
第９図（ａ）に示しだ３ビツトのデータビットパターン
と第９図（ｂ）に示した４ビツトの変換されたピットパ
ターンとの対応のとり方は全部で８の階乗個存在するが
、実施列としてはその中の１例として第９図に示した順
番で対応をとった場合について説明する。このことは、
しいては第８図に示した順番で４ビツト５ビツト変換す
ることを意味する。
第９図（ａ）に示しだ３ビツトのデータビットパターン
と第９図（ｂ）に示した４ビツトの変換されたピットパ
ターンとの対応のとり方は全部で８の階乗個存在するが
、実施列としてはその中の１例として第９図に示した順
番で対応をとった場合について説明する。このことは、
しいては第８図に示した順番で４ビツト５ビツト変換す
ることを意味する。
本発明の符号伝送方式に適用される第４図に示した符号
化回路の一実施例を示す第６図において、符号化回路は
入力データＢ２を入力するインバータ回路５０と、入力
データＢ１を入力するインバータ回路５１と、入力デー
タＢＯｋ人力するインバータ回路５２と、インバータ回
路５０の出力と入力データＢ１とを入力する２人力ＮＡ
ＮＤ回路５３と、入力データＢ２とインバータ回路５１
の出力とを入力する２人力ＮＡＮＤ回路５４と、インバ
ータ回路５０・５１の各出力と入力データ８０とを入力
する３人力ＮＡＮＤＭ路５５と、入力データＢ２・Ｂ１
の各出力とインバータ回路５２の出力とを入力する３人
力ＮＡＮＤ回路５６と、インバータ回路５０・５１・５
２の各出力を入力する３人力ＮＡＮＤ回路５７と、２人
力ＮＡＮＤ回路５３・５４の各出力と３人力ＮＡＮＤ回
路５５・５６の各出力とを入力する４人力ＮＡＮＤ回路
５８と、インバータ回路５０の出力と３人力Ｎ Ａ Ｎ
Ｄ回路５７の出力とを入力する２人力ＮＡＮＤ回路５
９と、２人力ＮＡＮＤ回路５３の出力と３人力ＮＡＮＤ
回路５６・５７の各出力とを入力する３人力ＮＡＮＤ回
路６０と、４人力ＮＡＮＤ回路５８の出力と入力データ
Ｂ３とを入力し出力１３− データＹ３を出力するＥＸ−ＯＲ回路６１と、２人力Ｎ
ＡＮＤ回路５９の出力と入力データＢ３とを入力し出力
データＹ２ｅ出力するＥＸ−ＯＲ回路６２と、３人力Ｎ
ＡＮＤ回路６０の出力と入力データＢ３とを入力し出力
データＹｌ全出力するＥＸ−ＯＲ回路６３と、入力デー
タＢＯと入力データＢ３とを人力し出力データＹＯを出
力するＥＸ−ＯＲ回路６４と、入力データＢ３を出力デ
ータＹ４としてそのまま出力するだめの接続＃９５とか
ら構成される。第６図中の破線は第４図の符号化回路の
ブロック図との対応をとったものである。
化回路の一実施例を示す第６図において、符号化回路は
入力データＢ２を入力するインバータ回路５０と、入力
データＢ１を入力するインバータ回路５１と、入力デー
タＢＯｋ人力するインバータ回路５２と、インバータ回
路５０の出力と入力データＢ１とを入力する２人力ＮＡ
ＮＤ回路５３と、入力データＢ２とインバータ回路５１
の出力とを入力する２人力ＮＡＮＤ回路５４と、インバ
ータ回路５０・５１の各出力と入力データ８０とを入力
する３人力ＮＡＮＤＭ路５５と、入力データＢ２・Ｂ１
の各出力とインバータ回路５２の出力とを入力する３人
力ＮＡＮＤ回路５６と、インバータ回路５０・５１・５
２の各出力を入力する３人力ＮＡＮＤ回路５７と、２人
力ＮＡＮＤ回路５３・５４の各出力と３人力ＮＡＮＤ回
路５５・５６の各出力とを入力する４人力ＮＡＮＤ回路
５８と、インバータ回路５０の出力と３人力Ｎ Ａ Ｎ
Ｄ回路５７の出力とを入力する２人力ＮＡＮＤ回路５
９と、２人力ＮＡＮＤ回路５３の出力と３人力ＮＡＮＤ
回路５６・５７の各出力とを入力する３人力ＮＡＮＤ回
路６０と、４人力ＮＡＮＤ回路５８の出力と入力データ
Ｂ３とを入力し出力１３− データＹ３を出力するＥＸ−ＯＲ回路６１と、２人力Ｎ
ＡＮＤ回路５９の出力と入力データＢ３とを入力し出力
データＹ２ｅ出力するＥＸ−ＯＲ回路６２と、３人力Ｎ
ＡＮＤ回路６０の出力と入力データＢ３とを入力し出力
データＹｌ全出力するＥＸ−ＯＲ回路６３と、入力デー
タＢＯと入力データＢ３とを人力し出力データＹＯを出
力するＥＸ−ＯＲ回路６４と、入力データＢ３を出力デ
ータＹ４としてそのまま出力するだめの接続＃９５とか
ら構成される。第６図中の破線は第４図の符号化回路の
ブロック図との対応をとったものである。
第４図の符号化回路の中の３８４Ｂ変換回路１６に相当
する第６図の中の破線で囲まれた３８４Ｂ変換回路１６
は、入力データの３ピツ）ＢＯ−８２を第９図に示した
変換表に従って４ビツトのデータＺＯ〜Ｚ３変換するた
めの回路である。すなわち次の演算を行なう。
する第６図の中の破線で囲まれた３８４Ｂ変換回路１６
は、入力データの３ピツ）ＢＯ−８２を第９図に示した
変換表に従って４ビツトのデータＺＯ〜Ｚ３変換するた
めの回路である。すなわち次の演算を行なう。
Ｚ３＝Ｂ２・Ｂ１＋Ｂ２−Ｂ１＋Ｂ２・Ｂ１・ＢＯ十Ｂ
２・Ｂ１・ＢＯＺ ２＝Ｂ ２＋Ｂ ２・Ｂ１φＢＯ Ｚ１＝Ｂ２・Ｂ１＋Ｂ２−Ｂ１・ＢＯ＋Ｂ２・Ｂ１・Ｂ
〇１４− ＺＯ＝ＢＯ ４ビツトに変換されたデータＺＯ〜Ｚ３は、それぞれＢ
Ｘ−ＯＲ回路６４・６３Φ６２・６１に入力する。ｇｘ
−ｏｇ回路は１つの入力が１０１であれば他の入力に対
しては符号反転せずに出力し、又１つの入力が°ｌ“で
あれば他の人力に対しては符号反転して出力するという
動作ケする。ゆえに入力データＢ３ｅｇＸ−ＯＲ回路６
１−６２−６３・６４に入力しているだめ、データＺＯ
−Ｚ３の符号を入力データＢ３により制御できる。入力
データＢ３が°０１の場合はデータＺＯ−２３に対して
は符号反転せずに符号化されたデータＹＯ〜Ｙ３として
出力され、入力データＢ３が°１゛の場合は符号反転し
て出力される。又入力データＢ３はそのまま符号化され
たデータ￥４として出力される。
２・Ｂ１・ＢＯＺ ２＝Ｂ ２＋Ｂ ２・Ｂ１φＢＯ Ｚ１＝Ｂ２・Ｂ１＋Ｂ２−Ｂ１・ＢＯ＋Ｂ２・Ｂ１・Ｂ
〇１４− ＺＯ＝ＢＯ ４ビツトに変換されたデータＺＯ〜Ｚ３は、それぞれＢ
Ｘ−ＯＲ回路６４・６３Φ６２・６１に入力する。ｇｘ
−ｏｇ回路は１つの入力が１０１であれば他の入力に対
しては符号反転せずに出力し、又１つの入力が°ｌ“で
あれば他の人力に対しては符号反転して出力するという
動作ケする。ゆえに入力データＢ３ｅｇＸ−ＯＲ回路６
１−６２−６３・６４に入力しているだめ、データＺＯ
−Ｚ３の符号を入力データＢ３により制御できる。入力
データＢ３が°０１の場合はデータＺＯ−２３に対して
は符号反転せずに符号化されたデータＹＯ〜Ｙ３として
出力され、入力データＢ３が°１゛の場合は符号反転し
て出力される。又入力データＢ３はそのまま符号化され
たデータ￥４として出力される。
本発明の符号伝送方式に適用される第５図に示した復号
化回路の一例を示す第７図において、復号化回路は符号
化されたデータＹ３とＹ４とを入力するｇＸ−ＯＲ回路
８０と、符号化されたデータＹ２とＹ４とを入力するｇ
ｘ−ＯＲ，回路８１と、符号化されたデータＹ１と￥４
とを入力するＥＸ−ＯＲ回路８２と、符号化されたデー
タＹＯとＹ４とを入力し出力データＢＯを出力するＥＸ
−ＯＲ回路８３と、ＥＸ−ＯＲ回路８０・８１拳８２−
８３の各出力をそれぞれ入力するインバータ回路８４・
８５・８６−８７と、ｇＸ−ＯＲ回路８０−８１の各出
力とインバータ回路８６の出力とを入力する３人力ＮＡ
ＮＤ回路８８と、ｇＸ−ＯＲ回路８０・８１・８２の各
出力とインバータ回路８７の出力とを入力する４人力Ｎ
ＡＮＤ回路８９と、ＥＸ−ＯＲ回路８１・８３の各出力
とインバータ回路８４・８６の各出力とを入力する４人
力ＮＡＮＤ回路９０と、ｇｘ−ｏ几回路８０・８２の各
出力とインバータ回路８５の出力とを入力する３人力Ｎ
ＡＮＤ回路９１と、３人力ＮＡＮＤ回路８８の出力と４
人力ＮＡＮＤ回路８９１１９０の各出力とを入力し出力
データＢ２を出力する入力ＮＡＮＤ回路９２と、４人力
ＮＡＮＤ回路８９・９０の各出力と３人力ＮＡＮＤ回路
９１の出力とを入力し出力データＢ１を出力する３人力
ＮＡＮＤ回路９３と、入力データＹ４を出力データＢ３
として出力するための接続線９４とから構成される。
化回路の一例を示す第７図において、復号化回路は符号
化されたデータＹ３とＹ４とを入力するｇＸ−ＯＲ回路
８０と、符号化されたデータＹ２とＹ４とを入力するｇ
ｘ−ＯＲ，回路８１と、符号化されたデータＹ１と￥４
とを入力するＥＸ−ＯＲ回路８２と、符号化されたデー
タＹＯとＹ４とを入力し出力データＢＯを出力するＥＸ
−ＯＲ回路８３と、ＥＸ−ＯＲ回路８０・８１拳８２−
８３の各出力をそれぞれ入力するインバータ回路８４・
８５・８６−８７と、ｇＸ−ＯＲ回路８０−８１の各出
力とインバータ回路８６の出力とを入力する３人力ＮＡ
ＮＤ回路８８と、ｇＸ−ＯＲ回路８０・８１・８２の各
出力とインバータ回路８７の出力とを入力する４人力Ｎ
ＡＮＤ回路８９と、ＥＸ−ＯＲ回路８１・８３の各出力
とインバータ回路８４・８６の各出力とを入力する４人
力ＮＡＮＤ回路９０と、ｇｘ−ｏ几回路８０・８２の各
出力とインバータ回路８５の出力とを入力する３人力Ｎ
ＡＮＤ回路９１と、３人力ＮＡＮＤ回路８８の出力と４
人力ＮＡＮＤ回路８９１１９０の各出力とを入力し出力
データＢ２を出力する入力ＮＡＮＤ回路９２と、４人力
ＮＡＮＤ回路８９・９０の各出力と３人力ＮＡＮＤ回路
９１の出力とを入力し出力データＢ１を出力する３人力
ＮＡＮＤ回路９３と、入力データＹ４を出力データＢ３
として出力するための接続線９４とから構成される。
第７図中の破線は第５図の信号化回路のブロック図との
対応をとったものである。
対応をとったものである。
符号化されたデータＹ４はｇＸ−ＯＲ回路８０・８１・
８２・８３に入力するため、データＹ４が°０”のとき
はデータＹＯ〜Ｙ３は符号反転せずにデータＺＯ−Ｚ３
としてＢＸ−ＯＲ回路８０・８１−８２・８３から出力
され、又データＹ４が１１”のときはデータＹＯ−Ｙ３
は符号反転して出力される。第５図の復号化回路の中の
４８３Ｂ変換回路１９に和尚する第７図の中の破線で囲
まれた４８３Ｂ変換回路１９は第９図に示した変換表に
従って４ビツトのデータＺＯ〜Ｚ３を３ビツトの出力デ
ータＢＯ〜Ｂ２に変換するための回路である。すなわち
次の演Ｗ、を行なう。
８２・８３に入力するため、データＹ４が°０”のとき
はデータＹＯ〜Ｙ３は符号反転せずにデータＺＯ−Ｚ３
としてＢＸ−ＯＲ回路８０・８１−８２・８３から出力
され、又データＹ４が１１”のときはデータＹＯ−Ｙ３
は符号反転して出力される。第５図の復号化回路の中の
４８３Ｂ変換回路１９に和尚する第７図の中の破線で囲
まれた４８３Ｂ変換回路１９は第９図に示した変換表に
従って４ビツトのデータＺＯ〜Ｚ３を３ビツトの出力デ
ータＢＯ〜Ｂ２に変換するための回路である。すなわち
次の演Ｗ、を行なう。
ＢＯ＝ＺＯ
データＹ４はそのまま出力データＢ３として出力される
。
。
１７一
本発明には、伝送されるべきデータビット列を４ビツト
ずつに分割しその４ビツトを特定の５ビツトのビットパ
ターンに変換して伝送することにより、符号化されたデ
ータビット列での同一符号の連続が４ビツト以内であり
マーク率が０．４〜０．６の範囲にあり、又伝送路速度
の上昇を２５％に抑えることができ、かつ又符号化／復
号化回路が比較的簡単に構成できるという効果がある。
ずつに分割しその４ビツトを特定の５ビツトのビットパ
ターンに変換して伝送することにより、符号化されたデ
ータビット列での同一符号の連続が４ビツト以内であり
マーク率が０．４〜０．６の範囲にあり、又伝送路速度
の上昇を２５％に抑えることができ、かつ又符号化／復
号化回路が比較的簡単に構成できるという効果がある。
又、本発明の符号伝送方式は４ビツト変換に対してだけ
でなく、４の整数倍のピット数に対する変換に対しても
適用できる。例えば８ビツト１０ビツト変換や１６ビツ
ト２０ビツト変換あるいは３２ビット４０ビット変換等
への適用も容易に類推できる。
でなく、４の整数倍のピット数に対する変換に対しても
適用できる。例えば８ビツト１０ビツト変換や１６ビツ
ト２０ビツト変換あるいは３２ビット４０ビット変換等
への適用も容易に類推できる。
第１図は本発明の一実施例を示す図、第２図は第１図に
示した符号化回路の構成を示す図、第３図は第１図に示
した復号化回路の構成を示す図、１８− 第４図は第２図に示した符号化回路の一例を示す図、第
５図は第３図に示した復号化回路の一例を示す図、第６
図は第４図に示した符号化回路の一例を示す図、第７図
は第５図に示した復号化回路の一例を示す図、第８図は
第２図および第３図に示した符号化／復号化回路で行な
われるピッ）ｆ換のビットパターンを示す図、第９図は
第４図および第５図に示した符号化／復号化回路で行な
われるビット変換のビットパターンを示す図である。 第１図から第９図において、１，９・・・・・・データ
処理部、２・・・・・・符号化回路、３・・・・・・並
列直列変換回路、４・・・・・・送信回路、５・・・・
・・伝送路、６・・・・・・受信回路、７・・・・・・
直列並列変換回路、８・・・・・・復号化回路、１６・
・・・・・３８４Ｂ変換回路、１７・１８・・・・・・
否定回路、１９・・・・・・４Ｂ３Ｂ変換回路、９４，
９５，２０２゜２０４・・・・・・接続線、５０，５１
，５２，８４，８５，８６．８７・・・・・・インバー
タ回路、５３，５４．５９・・・・・・２人力ＮＡＮＤ
回路、５５，５６，５７，６０，８８，９１，９２．９
３・・・・・・３人力ＮＡＮＤ回路、５８，８９．９０
・・・・・・４人力ＮＡＮＤ回路、６１・６２φ６３・
６４・８０・８１・８２・８３・・・・・・ＥＸ−ＯＲ
回路。 第 Ｚ 図 ト３図
示した符号化回路の構成を示す図、第３図は第１図に示
した復号化回路の構成を示す図、１８− 第４図は第２図に示した符号化回路の一例を示す図、第
５図は第３図に示した復号化回路の一例を示す図、第６
図は第４図に示した符号化回路の一例を示す図、第７図
は第５図に示した復号化回路の一例を示す図、第８図は
第２図および第３図に示した符号化／復号化回路で行な
われるピッ）ｆ換のビットパターンを示す図、第９図は
第４図および第５図に示した符号化／復号化回路で行な
われるビット変換のビットパターンを示す図である。 第１図から第９図において、１，９・・・・・・データ
処理部、２・・・・・・符号化回路、３・・・・・・並
列直列変換回路、４・・・・・・送信回路、５・・・・
・・伝送路、６・・・・・・受信回路、７・・・・・・
直列並列変換回路、８・・・・・・復号化回路、１６・
・・・・・３８４Ｂ変換回路、１７・１８・・・・・・
否定回路、１９・・・・・・４Ｂ３Ｂ変換回路、９４，
９５，２０２゜２０４・・・・・・接続線、５０，５１
，５２，８４，８５，８６．８７・・・・・・インバー
タ回路、５３，５４．５９・・・・・・２人力ＮＡＮＤ
回路、５５，５６，５７，６０，８８，９１，９２．９
３・・・・・・３人力ＮＡＮＤ回路、５８，８９．９０
・・・・・・４人力ＮＡＮＤ回路、６１・６２φ６３・
６４・８０・８１・８２・８３・・・・・・ＥＸ−ＯＲ
回路。 第 Ｚ 図 ト３図
Claims (1)
- 連続して伝送されるべき２値信号のデータビット列に対
して、前記データビット列を連続した４ピツトずつの語
に分割し、該語４ビットのそれぞれのとりえる１６種の
ビットパターンと、”１“の数が２個または３個であり
かつ最上位ビットからの同符号連続数が２ビツト以内で
ありかつ最下位ビットからの同符号連続数が２ビツト以
内である１６ｔｍの５ビツトのビットパターンとを１対
１に対応させて前記語のそれぞれの４ピツトを５ビツト
に変換して、変換された５ビツトを直列に変換して伝送
することを特徴とする符号伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329283A JPS59200561A (ja) | 1983-04-26 | 1983-04-26 | 符号伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329283A JPS59200561A (ja) | 1983-04-26 | 1983-04-26 | 符号伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200561A true JPS59200561A (ja) | 1984-11-13 |
Family
ID=13513929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7329283A Pending JPS59200561A (ja) | 1983-04-26 | 1983-04-26 | 符号伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0476968A2 (en) * | 1990-09-21 | 1992-03-25 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Clock recovery circuit |
| KR20120112133A (ko) | 2011-03-29 | 2012-10-11 | 르네사스 일렉트로닉스 가부시키가이샤 | 표시 장치용 데이터 전송 시스템, 표시 장치용 데이터 전송 방법 및 표시 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211916A (en) * | 1975-07-18 | 1977-01-29 | Hitachi Ltd | Signalization method |
-
1983
- 1983-04-26 JP JP7329283A patent/JPS59200561A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211916A (en) * | 1975-07-18 | 1977-01-29 | Hitachi Ltd | Signalization method |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0476968A2 (en) * | 1990-09-21 | 1992-03-25 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Clock recovery circuit |
| KR20120112133A (ko) | 2011-03-29 | 2012-10-11 | 르네사스 일렉트로닉스 가부시키가이샤 | 표시 장치용 데이터 전송 시스템, 표시 장치용 데이터 전송 방법 및 표시 장치 |
| US9049092B2 (en) | 2011-03-29 | 2015-06-02 | Renesas Electronics Corporation | Data transmission system including encoder and a clock recovery system for display device, data transmission method for display device and display device |
| US9747830B2 (en) | 2011-03-29 | 2017-08-29 | Renesas Electronics Corporation | Data transmission system including encoder and a clock recovery system for display device, data transmission method for display device and display device |
| US10170028B2 (en) | 2011-03-29 | 2019-01-01 | Renesas Electronics Corporation | Data transmission system including encoder and a clock recovery system for display device, data transmission method for display device and display device |
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