JPS5919331A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5919331A JPS5919331A JP12751682A JP12751682A JPS5919331A JP S5919331 A JPS5919331 A JP S5919331A JP 12751682 A JP12751682 A JP 12751682A JP 12751682 A JP12751682 A JP 12751682A JP S5919331 A JPS5919331 A JP S5919331A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、詳しくは領域に
よって異なる熱伝導率を持つ半導体基板上に形成した薄
膜層の熱処理を基板の熱伝導率に対しセルファラインに
よシ選択的に行なう方法に関する。
よって異なる熱伝導率を持つ半導体基板上に形成した薄
膜層の熱処理を基板の熱伝導率に対しセルファラインに
よシ選択的に行なう方法に関する。
周知のように、ＬＳＩの集積密度の向上はこれまで素子
の微細化により行なわれて来ているが、素子の３次元化
、多層化も有効な手段である。ところが、素子の立体化
にはプロセス工程数の増大が要求され、その為にリング
ラフィ工程でのマスク合せ精度の向上が要求される。
の微細化により行なわれて来ているが、素子の３次元化
、多層化も有効な手段である。ところが、素子の立体化
にはプロセス工程数の増大が要求され、その為にリング
ラフィ工程でのマスク合せ精度の向上が要求される。
本発明の目的は上記の問題に対処する為に、素子の下部
構造に対してセルファラインによって素子の上部構造の
形成や熱処理を行なう方法を提供することである。
構造に対してセルファラインによって素子の上部構造の
形成や熱処理を行なう方法を提供することである。
本発明はビームアニーリングプロセスにおいてアニール
効果が基板の熱伝導率によって異なる事を利用し友もの
である。即ち基板の所望部分の熱伝導率を他の部分のそ
れより低くしておくと、当該部分ではビーム照射によっ
て発生した熱が基板深さ方向へ逃げにくくなり、基板上
に形成された薄膜層の温度が他の領域に比して選択的に
上昇しやすくなり、基板構造に対してセルファラインで
上部構造の熱処理が可能となる。
効果が基板の熱伝導率によって異なる事を利用し友もの
である。即ち基板の所望部分の熱伝導率を他の部分のそ
れより低くしておくと、当該部分ではビーム照射によっ
て発生した熱が基板深さ方向へ逃げにくくなり、基板上
に形成された薄膜層の温度が他の領域に比して選択的に
上昇しやすくなり、基板構造に対してセルファラインで
上部構造の熱処理が可能となる。
以下、本発明を実施例を用いて詳細に説明する。
実施例１
第１図に示すように、シリコン（１００１面基板ｌ上の
一部分に、それぞれ厚さが１３００Ａ、及び６０００Ａ
の酸化膜層２，３を形成し、その上に厚さが４５００人
の多結晶シリコン層６を形成した。
一部分に、それぞれ厚さが１３００Ａ、及び６０００Ａ
の酸化膜層２，３を形成し、その上に厚さが４５００人
の多結晶シリコン層６を形成した。
この構造を４００Ｃに加熱しながら、ビーム径約５０μ
ｍの連続発振アルゴンイオンレーザ光８全走食しながら
照射した。照射条件は、照射パワーｉ２〜ＩＯＷ、走査
速度’ｒ １−１００ ｃｍ／ Ｓとした。
ｍの連続発振アルゴンイオンレーザ光８全走食しながら
照射した。照射条件は、照射パワーｉ２〜ＩＯＷ、走査
速度’ｒ １−１００ ｃｍ／ Ｓとした。
この結果、物足の照射条件に於いて６０００ 人の酸化
膜３上に形成した多結晶シリコン層６のみの融解が見ら
れた。この条件を第２図に示す。第２図において０で示
した条件域が上記条件に該当する。
膜３上に形成した多結晶シリコン層６のみの融解が見ら
れた。この条件を第２図に示す。第２図において０で示
した条件域が上記条件に該当する。
実施例２
本実施例は本発明を用いて立体構造ダブルゲー）ＭＯＳ
）ランジスタをセルファラインで作製したものである。
）ランジスタをセルファラインで作製したものである。
まず、第３図（ａ）に示すように、シリコンウェハ１上
に、領域によって厚さの異なる酸化膜層２゜３を形成す
る。酸化膜厚は夫々２・・・５００Ａ、３・・・９５０
０人である。この酸化膜をマスクにしてひ素（Ａｓ）イ
オン４を打込んだ後アニールを行なめ、薄い酸化膜２の
下のみにｎ型不純物層５を形成する。
に、領域によって厚さの異なる酸化膜層２゜３を形成す
る。酸化膜厚は夫々２・・・５００Ａ、３・・・９５０
０人である。この酸化膜をマスクにしてひ素（Ａｓ）イ
オン４を打込んだ後アニールを行なめ、薄い酸化膜２の
下のみにｎ型不純物層５を形成する。
つぎに、この上に膜厚５０００人の多結晶シリコン薄膜
層６を形成した後に、ブリッジングエピタキシャル法（
％開昭５６−７３６９７ ）として知られている技術に
よシこれを牟結晶化した。（第３図（Ｃ）） つぎに、素子間分離のアイソレーション酸化を行なった
後に、（第１図（Ｃ））りん（・Ｐ）をドープした多結
晶シリコン層７を５００人形成する。
層６を形成した後に、ブリッジングエピタキシャル法（
％開昭５６−７３６９７ ）として知られている技術に
よシこれを牟結晶化した。（第３図（Ｃ）） つぎに、素子間分離のアイソレーション酸化を行なった
後に、（第１図（Ｃ））りん（・Ｐ）をドープした多結
晶シリコン層７を５００人形成する。
（第３図（ｄ））
つキニ、連続発振アルゴンイオンレーザ光８ビーム径約
３０μｍを照射パワー５〜７Ｗ、 ビーム走査速度４
０Ｃｒｎ／ｓ〜７０ｃｒｎ／ｓで照射した。この照射条
件では熱伝導率が高い薄い酸化膜２上の領域はレーザ光
照射に伴って発生した熱が基板側へ拡散する為表面の一
部分が融解するにすぎない。
３０μｍを照射パワー５〜７Ｗ、 ビーム走査速度４
０Ｃｒｎ／ｓ〜７０ｃｒｎ／ｓで照射した。この照射条
件では熱伝導率が高い薄い酸化膜２上の領域はレーザ光
照射に伴って発生した熱が基板側へ拡散する為表面の一
部分が融解するにすぎない。
これに対して厚い酸化膜３上の領域は上記熱が逃げにく
い為、全域が融解する。このように融解層９が形成され
る様子を第３図（ｅ）に示す。ところで融解した領域で
は不純物拡散が１０ ’ ｃｎｒＶｓのオーダで進む事
が知られており、従って表面に形成されていた多結晶シ
リコン層７中の不純物が融解層中に拡散し、再結晶化後
ｎ型不純物拡散層１０となる。
い為、全域が融解する。このように融解層９が形成され
る様子を第３図（ｅ）に示す。ところで融解した領域で
は不純物拡散が１０ ’ ｃｎｒＶｓのオーダで進む事
が知られており、従って表面に形成されていた多結晶シ
リコン層７中の不純物が融解層中に拡散し、再結晶化後
ｎ型不純物拡散層１０となる。
つぎに表面層の一部をエツチングにより除去し不純物層
を分離させる。（第３図（ｇ））以上の工程によりｎ型
不純物拡散層５をゲートとするＭＯＳ）ランジスタのソ
ース及びドレインがセルファラインで形成された。
を分離させる。（第３図（ｇ））以上の工程によりｎ型
不純物拡散層５をゲートとするＭＯＳ）ランジスタのソ
ース及びドレインがセルファラインで形成された。
つぎに表面層を酸化してゲート酸化膜１１を形成した後
にゲート電極１２を形成した。（第３図（ｈ）） 以上により５及び１２をゲート電極とするダブルゲート
型ＭＯ８）ランジスタが本法によって作製された。本法
を用いた事により下部ゲート電極であるｎ型不純物拡散
層１２に対してセルファラインでソース及びドレイン領
域を形成する事が可能となった。この為に本来ならば必
要であるホトエツチング工程を省略でき、尚且つマスク
合わせの際に生じる誤差を防ぐ事が可能となった。
にゲート電極１２を形成した。（第３図（ｈ）） 以上により５及び１２をゲート電極とするダブルゲート
型ＭＯ８）ランジスタが本法によって作製された。本法
を用いた事により下部ゲート電極であるｎ型不純物拡散
層１２に対してセルファラインでソース及びドレイン領
域を形成する事が可能となった。この為に本来ならば必
要であるホトエツチング工程を省略でき、尚且つマスク
合わせの際に生じる誤差を防ぐ事が可能となった。
上記説明から明らかなように、本発明によれば、下部の
基板構造とセルファラインで上部薄膜層の熱処理を選択
的に行なう事が可能である事から素子の３次元化や多層
化に於てホトエツチング工程を増やす事なく寸法精度の
高い菓子作製を行なう上で極めて有効である。
基板構造とセルファラインで上部薄膜層の熱処理を選択
的に行なう事が可能である事から素子の３次元化や多層
化に於てホトエツチング工程を増やす事なく寸法精度の
高い菓子作製を行なう上で極めて有効である。
第１図は本発明の一実施例を示す試料断面図である。第
２図は本発明の実施例に要するレーザ光照射条件を表わ
す。第３図は本発明の他の実施例を示す工程図である。 １・・・シリコンウェーハ、２・・・薄い酸化膜、３・
・・厚い酸化膜、５・・・ｎ型不純物拡散層（下部ゲー
ト電極）、６・・・薄膜層、７・・・不純物ドープ多結
晶シリコン層、８・・・レーザ光、９・・・融解層、１
ｏ・・・ｎ型不純物拡散層、１１・・・上部ゲート酸化
膜、１２・・・上部ゲート電極。 代理人 弁理士 薄田利幸 第 １ 図 第 ２ 図 第 ３ 目 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ■発 明 者 徳山説 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 １３５−
２図は本発明の実施例に要するレーザ光照射条件を表わ
す。第３図は本発明の他の実施例を示す工程図である。 １・・・シリコンウェーハ、２・・・薄い酸化膜、３・
・・厚い酸化膜、５・・・ｎ型不純物拡散層（下部ゲー
ト電極）、６・・・薄膜層、７・・・不純物ドープ多結
晶シリコン層、８・・・レーザ光、９・・・融解層、１
ｏ・・・ｎ型不純物拡散層、１１・・・上部ゲート酸化
膜、１２・・・上部ゲート電極。 代理人 弁理士 薄田利幸 第 １ 図 第 ２ 図 第 ３ 目 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ■発 明 者 徳山説 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 １３５−
Claims (1)
- 半導体基板上に厚さが部分的に異なる絶縁膜を被着する
工程と、該絶縁膜上に多結晶シリコン膜を積層に被着す
る工程と、該多結晶シリコン膜を加熱して、上記絶縁膜
の厚い部分上に被着されである上記多結晶シリコン膜を
選択的に熱処理す工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12751682A JPS5919331A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12751682A JPS5919331A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919331A true JPS5919331A (ja) | 1984-01-31 |
Family
ID=14961940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12751682A Pending JPS5919331A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294670A (ja) * | 2006-04-25 | 2007-11-08 | Toyota Motor Corp | 半導体装置の製造方法および半導体装置 |
-
1982
- 1982-07-23 JP JP12751682A patent/JPS5919331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294670A (ja) * | 2006-04-25 | 2007-11-08 | Toyota Motor Corp | 半導体装置の製造方法および半導体装置 |
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