JPS59190754A - ビツト位相同期回路 - Google Patents
ビツト位相同期回路Info
- Publication number
- JPS59190754A JPS59190754A JP58064545A JP6454583A JPS59190754A JP S59190754 A JPS59190754 A JP S59190754A JP 58064545 A JP58064545 A JP 58064545A JP 6454583 A JP6454583 A JP 6454583A JP S59190754 A JPS59190754 A JP S59190754A
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- JP
- Japan
- Prior art keywords
- clock
- phase
- circuit
- signal
- change point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、装置クロックとは周波数が同期しておりビッ
ト位相が任意な入力データを扱うディジタル伝送装置、
ディジタル処理装置において、簡単な位相比較器、制御
回路、およびクロック位相切換回路によ！１１．０相ま
たはπ相の最適なりロック位相を選択し、さらに２個の
バッファメモリによシ装置クロックと任意の位相差の入
力データを装置クロックに位相同期化して出力するビッ
ト位相同期回路に関するものである。
ト位相が任意な入力データを扱うディジタル伝送装置、
ディジタル処理装置において、簡単な位相比較器、制御
回路、およびクロック位相切換回路によ！１１．０相ま
たはπ相の最適なりロック位相を選択し、さらに２個の
バッファメモリによシ装置クロックと任意の位相差の入
力データを装置クロックに位相同期化して出力するビッ
ト位相同期回路に関するものである。
（背景技術）
従来のディジタル伝送装置、ディジタル処理装置では、
各装置は独立のクロックで動作するか、又は受信信号か
らタイミング・クロックを抽出し、従属クロックとして
装置を動作させている。システムが大型化し、各装置が
相当距離能れだ場所に分散配置されたり、同期網内の装
置である場合に、各装置は同一のクロックで動作してい
る。すなわち周波数同期の状態にある。しかし、各装置
間の距離は任意であるため、装置間で授受するデータの
位相もまた任意となる。各装置の設置後は、相互の位相
が固定するが、機器としては、任意の位相で動作するこ
とを要求される。従来は、受信データから抽出しだクロ
ック又は別送されだクロッりで、受信データをエラステ
ィック・メモリ（可撓記憶素子）に書込み、装置クロッ
クで読み出す方法が広く行なわれている。この場合、メ
モリの数は使用素子の感度（セット・アップ・タイムち
ヮｉ、Ｌｐ、ホールド・タイムｉＡ、ｖ、１．ｄ、伝播
遅延ｆ ｐｄなど）と入力のジッタ量によって決まる。
各装置は独立のクロックで動作するか、又は受信信号か
らタイミング・クロックを抽出し、従属クロックとして
装置を動作させている。システムが大型化し、各装置が
相当距離能れだ場所に分散配置されたり、同期網内の装
置である場合に、各装置は同一のクロックで動作してい
る。すなわち周波数同期の状態にある。しかし、各装置
間の距離は任意であるため、装置間で授受するデータの
位相もまた任意となる。各装置の設置後は、相互の位相
が固定するが、機器としては、任意の位相で動作するこ
とを要求される。従来は、受信データから抽出しだクロ
ック又は別送されだクロッりで、受信データをエラステ
ィック・メモリ（可撓記憶素子）に書込み、装置クロッ
クで読み出す方法が広く行なわれている。この場合、メ
モリの数は使用素子の感度（セット・アップ・タイムち
ヮｉ、Ｌｐ、ホールド・タイムｉＡ、ｖ、１．ｄ、伝播
遅延ｆ ｐｄなど）と入力のジッタ量によって決まる。
ジッタが±０．ＩＵＩ（単位期間、１’（ＪＩ＝２πラ
ジアン）の場合のリングカウンタ形式のエラスティック
・メモリを用いたビット位相同期回路を第１図に示す。
ジアン）の場合のリングカウンタ形式のエラスティック
・メモリを用いたビット位相同期回路を第１図に示す。
この場合のメモリ数は±２、計４ビットとなる。
第１図において、１は受信データであシ、このエラステ
ィック・メモリへの入力データである。２は書込みクロ
ックで受信データ１と一定の位相関係にあるクロックで
ある。６は書込みクロック２を分周し、４相の書込みタ
イミングを作るカウンタであシ、受信データ１をサイク
リックに、エラスティック・メモリ４に書込む。５は装
置クロックであり、メモリの読出に使われる。６はカウ
ンタ６と同様のカウンタで、読出しのための４相のタイ
ミングを作る。７はカウンタ６からのタイミングによシ
メモリ４のプーラをサイクリックに選択し、直列化して
送出するデータ選択回路であり、８はデータ選択回路の
出力で、装置クロック５により位相同期化されたデータ
である。このとき、書込みと読出しの間に適当な位相差
がないと、メモリ４はオーバーフロー又はアンダー・フ
ローする。９は位相比較器で、書込みと読出しの位相差
が、所定の範囲内にあるように、読出しカウンタ６゛（
書き込みカウンタ６でもよい）を制御する。
ィック・メモリへの入力データである。２は書込みクロ
ックで受信データ１と一定の位相関係にあるクロックで
ある。６は書込みクロック２を分周し、４相の書込みタ
イミングを作るカウンタであシ、受信データ１をサイク
リックに、エラスティック・メモリ４に書込む。５は装
置クロックであり、メモリの読出に使われる。６はカウ
ンタ６と同様のカウンタで、読出しのための４相のタイ
ミングを作る。７はカウンタ６からのタイミングによシ
メモリ４のプーラをサイクリックに選択し、直列化して
送出するデータ選択回路であり、８はデータ選択回路の
出力で、装置クロック５により位相同期化されたデータ
である。このとき、書込みと読出しの間に適当な位相差
がないと、メモリ４はオーバーフロー又はアンダー・フ
ローする。９は位相比較器で、書込みと読出しの位相差
が、所定の範囲内にあるように、読出しカウンタ６゛（
書き込みカウンタ６でもよい）を制御する。
このエラスティック・メモリによる方法は、ジッタ量が
大きい場合でも、ジッタ量を上回るメモリ数を用いれば
位相同期化が可能な長所があるが、ビット位相同期回路
としては規模が大きく複雑である。
大きい場合でも、ジッタ量を上回るメモリ数を用いれば
位相同期化が可能な長所があるが、ビット位相同期回路
としては規模が大きく複雑である。
（発明の課題）
本発明は、簡単な位相比較器と制御回路とクロック位相
切換回路とにより０相又はπ相の最適なりロック位相を
選択することを特徴とし、さらに２個のバッファ・メモ
リにより装置クロックと任意の位相差の受信データを装
置クロックに位相同期化することを特徴としたビット位
相同期回路を提供するものであシ、以下詳細に説明する
。
切換回路とにより０相又はπ相の最適なりロック位相を
選択することを特徴とし、さらに２個のバッファ・メモ
リにより装置クロックと任意の位相差の受信データを装
置クロックに位相同期化することを特徴としたビット位
相同期回路を提供するものであシ、以下詳細に説明する
。
（発明の構成および作用）
第２図は本発明のビット位相同期回路の構成を示すブロ
ック図である。ｉｏ、ｉｌは変化点検出回路、１２．１
３は変化点一致検出回路、１４は制御回路、１５．１６
はビット位相同期用のバッファメモリを示す。
ック図である。ｉｏ、ｉｌは変化点検出回路、１２．１
３は変化点一致検出回路、１４は制御回路、１５．１６
はビット位相同期用のバッファメモリを示す。
外部からのビット位相非同期の入力信号１７及び装置ク
ロック１８はそれぞれ変化点検出回路１ｏ、ｉｉによっ
て信号の立上り、立下り変化点が検出される。上記２つ
の変化点検出結果１９．２０は変化点一致検出回路１２
．１３に送られ、クロックの立上りと入力信号変化点の
一致情報２１、クロックの立下がシと入力信号変化点の
一致情報２２、が検出され、それぞれ制御回路１４に送
られる。制御回路は信号２１が送ら力、てきた場合、ク
ロックと逆位相のクロックを、信号２２が送られてきた
場合、クロックと同位相のクロックを選択する回路であ
る。次に制御回路で選択されだ読み込みクロック１８に
よって入力信号をバッファメモリ１５で読み込み、バッ
ファメモリ１６で装置クロックで同期化され、装置デー
タ２３として用いられる。
ロック１８はそれぞれ変化点検出回路１ｏ、ｉｉによっ
て信号の立上り、立下り変化点が検出される。上記２つ
の変化点検出結果１９．２０は変化点一致検出回路１２
．１３に送られ、クロックの立上りと入力信号変化点の
一致情報２１、クロックの立下がシと入力信号変化点の
一致情報２２、が検出され、それぞれ制御回路１４に送
られる。制御回路は信号２１が送ら力、てきた場合、ク
ロックと逆位相のクロックを、信号２２が送られてきた
場合、クロックと同位相のクロックを選択する回路であ
る。次に制御回路で選択されだ読み込みクロック１８に
よって入力信号をバッファメモリ１５で読み込み、バッ
ファメモリ１６で装置クロックで同期化され、装置デー
タ２３として用いられる。
第６図に第１の実施例を示す。
ＥＸ１〜６はエクスクル−シブゲート、ＤＦ１〜３はＤ
タイプＦ−Ｆ、 Ｎ１ 、Ｎ２は６人力ＮＡＮＤゲート
、ＤＬＹは遅延回路を示す。入力データ（ＤＡＴＡ Ｉ
Ｎ）及び、装置クロック（ＣＬＯＣＫＩ）の変化点検出
回路は、それぞれＤＬＹとＥＸＩ、ＤＬＹとＥＸ２で構
成でれ、変化点一致検出回路は、Ｎ１ 、Ｎ２ 、制御
回路はＤＦｌとＥＸ３．バッファメモリはＤＦ２．ＤＦ
３によって構成されている。
タイプＦ−Ｆ、 Ｎ１ 、Ｎ２は６人力ＮＡＮＤゲート
、ＤＬＹは遅延回路を示す。入力データ（ＤＡＴＡ Ｉ
Ｎ）及び、装置クロック（ＣＬＯＣＫＩ）の変化点検出
回路は、それぞれＤＬＹとＥＸＩ、ＤＬＹとＥＸ２で構
成でれ、変化点一致検出回路は、Ｎ１ 、Ｎ２ 、制御
回路はＤＦｌとＥＸ３．バッファメモリはＤＦ２．ＤＦ
３によって構成されている。
第４図のタイムチャートは入力データ（ＤＡＴＡＩＮ）
の変化点が装置クロック（ＣＬＯＣＫＩ ）の立上がり
近傍に存在する不適当な位相にあシ、制御回路からの判
定クロックとしてはＣＬＯＣＫｌと同位相のクロックが
選択され、ていた場合の各部のタイムチャートを示す。
の変化点が装置クロック（ＣＬＯＣＫＩ ）の立上がり
近傍に存在する不適当な位相にあシ、制御回路からの判
定クロックとしてはＣＬＯＣＫｌと同位相のクロックが
選択され、ていた場合の各部のタイムチャートを示す。
５ＩＧ１は入力データの変化点信号、５ＩＧ２は装置ク
ロックの変化点信号、’ＣＩ、Ｃ２は変化点一致検出回
路の出力、ＤＦＩＱはＤＦｌの出力信号ＤＣは制御回路
によって選択された入力データ読み込み信号である。
ロックの変化点信号、’ＣＩ、Ｃ２は変化点一致検出回
路の出力、ＤＦＩＱはＤＦｌの出力信号ＤＣは制御回路
によって選択された入力データ読み込み信号である。
入力データ（ＤＡＴＡ ＩＮ）、及び装置クロックＣＬ
ＯＣＫ １はそれぞれ遅延回路ＤＬＹにて時間τのみ遅
延される。従ってＥＸｌ、ＥＸ２の出力はそれぞれ、時
間τの巾をもった変化点情報５ＩＧ１’、５ＩＧ２とな
る。装置電源立上時にこの５ＩＧ１．５ＩＧ２の一致点
が存在しなければ、ＤＰＩの初期状態によって選択され
たクロック位相でもってＤＦ２により入力データを読み
込んでさしつかえない。今時間Ｔ１まではＤＦｉ出力が
Ｌレベルで装置クロックと同位相のクロックが読み込み
クロックとして使用されているとし、何らかの要因で入
力データの位相が変化し、５ＩＧ１と５ＩＧ２の一致点
が見つかったとすれば変化点一致検出回路の出力信号Ｃ
１はタイムチャートの様になる。つまりクロックの立上
がり部と入力データの変化点が異常に接近し、クロック
の立上がり入力データを読み込みに使用するのけ危険な
状態となった訳である。従って時間Ｔ２．からは上記Ｃ
１信号はＤＦＩをセットし、その出力はＨレベルとなり
、ＥＸ３がインバータ回路となって、入力データ読み込
みに使用される信号は装置クロックの逆位相の信号とな
シ、入力データに対し、充分マージンを持った位相で読
み適寸れることになる。その後入力データの位相がこの
状態を保てば、Ｃ１は常に一致検出結果を出し続け、こ
の状態が保持される。
ＯＣＫ １はそれぞれ遅延回路ＤＬＹにて時間τのみ遅
延される。従ってＥＸｌ、ＥＸ２の出力はそれぞれ、時
間τの巾をもった変化点情報５ＩＧ１’、５ＩＧ２とな
る。装置電源立上時にこの５ＩＧ１．５ＩＧ２の一致点
が存在しなければ、ＤＰＩの初期状態によって選択され
たクロック位相でもってＤＦ２により入力データを読み
込んでさしつかえない。今時間Ｔ１まではＤＦｉ出力が
Ｌレベルで装置クロックと同位相のクロックが読み込み
クロックとして使用されているとし、何らかの要因で入
力データの位相が変化し、５ＩＧ１と５ＩＧ２の一致点
が見つかったとすれば変化点一致検出回路の出力信号Ｃ
１はタイムチャートの様になる。つまりクロックの立上
がり部と入力データの変化点が異常に接近し、クロック
の立上がり入力データを読み込みに使用するのけ危険な
状態となった訳である。従って時間Ｔ２．からは上記Ｃ
１信号はＤＦＩをセットし、その出力はＨレベルとなり
、ＥＸ３がインバータ回路となって、入力データ読み込
みに使用される信号は装置クロックの逆位相の信号とな
シ、入力データに対し、充分マージンを持った位相で読
み適寸れることになる。その後入力データの位相がこの
状態を保てば、Ｃ１は常に一致検出結果を出し続け、こ
の状態が保持される。
次にこの状態が反転するのは何らかの要因で入力データ
の位相が変化し、変化点−数構出回路出力Ｃ２が出る時
である。
の位相が変化し、変化点−数構出回路出力Ｃ２が出る時
である。
最終的にＤＦ３にてＣＬＯＣＫＩによって読み直されて
装置クロック（ＣＬＯＣＫＩ）とビット位相同期したデ
ータ（ＤＡＴＡ ０ＵＴ）となる。
装置クロック（ＣＬＯＣＫＩ）とビット位相同期したデ
ータ（ＤＡＴＡ ０ＵＴ）となる。
尚時間τはＤＦｌのセント、リセット確定時間、ＤＦ２
のセットアツプ時間を見込んだものであることは云うま
でもない。
のセットアツプ時間を見込んだものであることは云うま
でもない。
（発明の効果）
本発明は、０相又はπ相のクロックを０．５ＵＩ以内に
切換えられ、装置り゛ロックと任意の位相差で入力され
たディジタルデータを、１ビツト以下の誤りで、装置ク
ロックと位相同期させることができ、しかも回路は数個
の論理ＩＣのみで構成できる。従って、周波数同期して
いるディジタルシステムでは有線・無線の長距離伝送路
を除けば、短距離伝送或は同−局舎内或は同一装置内で
のデータの授受によるジッタは殆んど±０．ＩＵＩ以下
であり、本発明は０．５ＵＩ未満の禁止領域まで許容で
きるので、これらディジタル装置間のデータのビット位
相同期回路に利用することができる。
切換えられ、装置り゛ロックと任意の位相差で入力され
たディジタルデータを、１ビツト以下の誤りで、装置ク
ロックと位相同期させることができ、しかも回路は数個
の論理ＩＣのみで構成できる。従って、周波数同期して
いるディジタルシステムでは有線・無線の長距離伝送路
を除けば、短距離伝送或は同−局舎内或は同一装置内で
のデータの授受によるジッタは殆んど±０．ＩＵＩ以下
であり、本発明は０．５ＵＩ未満の禁止領域まで許容で
きるので、これらディジタル装置間のデータのビット位
相同期回路に利用することができる。
第１図は従来のビット位相同期回路の構成例を示すブロ
ック図、第２図と第６図は本発明のビット位相同期回路
の構成を説明するだめのブロック図、第４図は回路動作
に係わるタイムチャート、を示す。 １０．１１ ・変化点検出回路 ｉ２，１３ ；変化点一致検出回路 １４、制御回路 廖１図 本２図 ＃３図 峯７ｉ図 ＤＡＴＡ ＯＵＴ ＃ ｌｅ
；！ 察３ 茅４＃５手続補正書（自発） 昭和α年り２月／１日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年特許 願 第６４５４’５号２、発明の名称 ビット位相同期回路 ３、補正をする者 事件との関係 特許出願人 名 称 （０２９）沖電気工業株式会社聯 ５、補正の対象 明細書の発明の詳細な説明の欄、、、、、、＜一・１１
、（１）明細書第６頁第３行の「クロックで」を「クロ
ックにより」と補正をする。 （２）同第６頁第６行の「エクスクル−シブゲート」を
「エクスクル−シブＯＲゲート」と補正する。 以上
ック図、第２図と第６図は本発明のビット位相同期回路
の構成を説明するだめのブロック図、第４図は回路動作
に係わるタイムチャート、を示す。 １０．１１ ・変化点検出回路 ｉ２，１３ ；変化点一致検出回路 １４、制御回路 廖１図 本２図 ＃３図 峯７ｉ図 ＤＡＴＡ ＯＵＴ ＃ ｌｅ
；！ 察３ 茅４＃５手続補正書（自発） 昭和α年り２月／１日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年特許 願 第６４５４’５号２、発明の名称 ビット位相同期回路 ３、補正をする者 事件との関係 特許出願人 名 称 （０２９）沖電気工業株式会社聯 ５、補正の対象 明細書の発明の詳細な説明の欄、、、、、、＜一・１１
、（１）明細書第６頁第３行の「クロックで」を「クロ
ックにより」と補正をする。 （２）同第６頁第６行の「エクスクル−シブゲート」を
「エクスクル−シブＯＲゲート」と補正する。 以上
Claims (1)
- 装置クロックと周波数が同期しており、ビット位相が非
同期なディジタルデータを装置クロックと位相同期化し
て出力するビット位相同期回路において、ディジタルデ
ータ信号の変化点と装置クロックの変化点を検出する第
１の手段と、上記両変化点が接近した場合に制御フリッ
プフロツノを反転させる第２の手段と、上記制御７リツ
プ７０ツブの内容によってディジタルデータ信号読み込
みクロックを同位相あるいは逆位相に選択する第６の手
段を有することを特徴とするビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064545A JPS59190754A (ja) | 1983-04-14 | 1983-04-14 | ビツト位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064545A JPS59190754A (ja) | 1983-04-14 | 1983-04-14 | ビツト位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59190754A true JPS59190754A (ja) | 1984-10-29 |
Family
ID=13261296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064545A Pending JPS59190754A (ja) | 1983-04-14 | 1983-04-14 | ビツト位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59190754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126587A (en) * | 1990-03-26 | 1992-06-30 | Siemens Aktiengesellschaft | Synchronization circuit configuration |
-
1983
- 1983-04-14 JP JP58064545A patent/JPS59190754A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126587A (en) * | 1990-03-26 | 1992-06-30 | Siemens Aktiengesellschaft | Synchronization circuit configuration |
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