JPS59188576A - 半導体装置の試験装置 - Google Patents
半導体装置の試験装置Info
- Publication number
- JPS59188576A JPS59188576A JP58064275A JP6427583A JPS59188576A JP S59188576 A JPS59188576 A JP S59188576A JP 58064275 A JP58064275 A JP 58064275A JP 6427583 A JP6427583 A JP 6427583A JP S59188576 A JPS59188576 A JP S59188576A
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- JP
- Japan
- Prior art keywords
- semiconductor devices
- test
- check
- short
- measurement
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置をイ目温槽内の一定の高温下でオ
ープンチェック及びショートチェックを行う試験装置に
関する。
ープンチェック及びショートチェックを行う試験装置に
関する。
（ロ）従来技術
工ａ装置等の半導体装置は各種条件下で使用されるため
、製品出荷される前に常温と高温下での特性試験が行わ
れるのが通常である。高温試験は常温試験の後に常温試
験の合格品のみを恒潟槽如入れて行われるもので、常温
試験では検出できない半導体装置内の配線パターンの発
熱に伴って生じるオープン不良やショート不良をチェッ
クする試験である。この高温試験でオープン不良やショ
ート不良がチェックされて不良品となる半導体装置の発
生率は極めて低く、大半はｐｐｍ、 （ｐａｒｔｓ ｐ
ｅｒ ｍ１ｌｌｉｏｎ） 単位で発生する程度である
。
、製品出荷される前に常温と高温下での特性試験が行わ
れるのが通常である。高温試験は常温試験の後に常温試
験の合格品のみを恒潟槽如入れて行われるもので、常温
試験では検出できない半導体装置内の配線パターンの発
熱に伴って生じるオープン不良やショート不良をチェッ
クする試験である。この高温試験でオープン不良やショ
ート不良がチェックされて不良品となる半導体装置の発
生率は極めて低く、大半はｐｐｍ、 （ｐａｒｔｓ ｐ
ｅｒ ｍ１ｌｌｉｏｎ） 単位で発生する程度である
。
ところで、上記高温試験を現在は半導体装置を所定の測
定ポジションに７個ずつ間歇送シして７個ずつ順次に行
っている。例えに第１図及び第２図に示すよりな工０装
置＋１＋においては、測定ポジションＰにおける７個の
工０装ｈｍの複数の外部リード部材（以下ビンと称す）
（２＋＋２１・・・に外部よシ接鯨子＋３１ ＋３１・
・・を電気的接触させておいて、オープンチェックの場
合は第３図に示す如く各ビン（２１（２１・・・の内の
グランド用の例えば７番ピン（，２−／）と電源入力用
の例えはコ番ピン（，２−，２）をグランドＧＮＩＩと
プラス電位の測定電源Ｅに接続する測定回路（４）を使
って行われ、ショートチェックの場合は第７図に示す如
く測定回路（４）を７番ピン（，２−／’）以外の各ビ
ンｆ２＋ ＋２１・・・が測定電源！に接続されるよう
切換えて行われる。このようなオープンチェックやショ
ートチェックの通電による試験時間は数ｍ秒と非常に短
い。
定ポジションに７個ずつ間歇送シして７個ずつ順次に行
っている。例えに第１図及び第２図に示すよりな工０装
置＋１＋においては、測定ポジションＰにおける７個の
工０装ｈｍの複数の外部リード部材（以下ビンと称す）
（２＋＋２１・・・に外部よシ接鯨子＋３１ ＋３１・
・・を電気的接触させておいて、オープンチェックの場
合は第３図に示す如く各ビン（２１（２１・・・の内の
グランド用の例えば７番ピン（，２−／）と電源入力用
の例えはコ番ピン（，２−，２）をグランドＧＮＩＩと
プラス電位の測定電源Ｅに接続する測定回路（４）を使
って行われ、ショートチェックの場合は第７図に示す如
く測定回路（４）を７番ピン（，２−／’）以外の各ビ
ンｆ２＋ ＋２１・・・が測定電源！に接続されるよう
切換えて行われる。このようなオープンチェックやショ
ートチェックの通電による試験時間は数ｍ秒と非常に短
い。
ところが、接触子＋３１ ＋３１・・・をビン（２１（
２１・・・から外し、試験済みの工０装［１１１ｉ測定
ポジシヨンＰから取出して次の工’！１ｒｆＴ１１を測
定ポジションＰに送り込んでそのビン（２１（２’ｌ・
・・に接触子＋３１１３１・・・を電気的接触させるま
での時間が約７秒と上記通電試験時間に比べ非常に長い
。そのため個々の工０装置＋１１の高温試験に約７秒の
時間を要し、全体の作業インデックスを短縮できないと
いう開−があった。
２１・・・から外し、試験済みの工０装［１１１ｉ測定
ポジシヨンＰから取出して次の工’！１ｒｆＴ１１を測
定ポジションＰに送り込んでそのビン（２１（２’ｌ・
・・に接触子＋３１１３１・・・を電気的接触させるま
での時間が約７秒と上記通電試験時間に比べ非常に長い
。そのため個々の工０装置＋１１の高温試験に約７秒の
時間を要し、全体の作業インデックスを短縮できないと
いう開−があった。
（ハ）発明の目的
本発明は半導体装置の高温試験における作業インデック
スの短縮化を目的とする。
スの短縮化を目的とする。
に）発明の構成
本発明は複数の半導体装置を測定電源に切換え可能に直
列接続ないし並列接続する測定回路を使ってオープンチ
ェックとショートチェックの高温試験を行う装置でオー
プンチェックとショートチェックのいずれも複数の半導
体装置全体について一括して行う装置を提供する。この
ように複数個一括して高温試膜することによシ半導体装
置／個当シに要する試験時開が大幅に短縮され、作業能
率が向上する。
列接続ないし並列接続する測定回路を使ってオープンチ
ェックとショートチェックの高温試験を行う装置でオー
プンチェックとショートチェックのいずれも複数の半導
体装置全体について一括して行う装置を提供する。この
ように複数個一括して高温試膜することによシ半導体装
置／個当シに要する試験時開が大幅に短縮され、作業能
率が向上する。
（ホ）実施例
例えば上記工０装置ｆｉ＋の高温試験装置に適用した実
施例を第５図と第２図から説明する。
施例を第５図と第２図から説明する。
第５図及び第２図の（６）は工０装置＋１１を一列に重
ねて間歇送シする搬送体、ｔｅｌｔｅｌ・・・は搬送体
（５）の連続したｎ個（複数個）の測定ポジションＰ０
〜ＰｎＫ： ｎ個の工０装置１１＋ ＋１１・・・を仮
保持するストッパー、（７）は測定回路、＋８１Ｆ８１
・・・は測定回路（７）から延びる複数の接触子である
。各接触子＋８１１８１・・・は各測定ポジションＰ工
〜ＰｎＩｃ ｎ個の工Ｃ装＠ １１＋ ＋１１・・・が
仮保持されるとその各ビン（２１（２ｉ・・・に同時に
電気的接触し、通電試験が完了すると同時に各ビン＋２
］ （２１・・・から離れる。
ねて間歇送シする搬送体、ｔｅｌｔｅｌ・・・は搬送体
（５）の連続したｎ個（複数個）の測定ポジションＰ０
〜ＰｎＫ： ｎ個の工０装置１１＋ ＋１１・・・を仮
保持するストッパー、（７）は測定回路、＋８１Ｆ８１
・・・は測定回路（７）から延びる複数の接触子である
。各接触子＋８１１８１・・・は各測定ポジションＰ工
〜ＰｎＩｃ ｎ個の工Ｃ装＠ １１＋ ＋１１・・・が
仮保持されるとその各ビン（２１（２ｉ・・・に同時に
電気的接触し、通電試験が完了すると同時に各ビン＋２
］ （２１・・・から離れる。
搬送体（５）の各涌定ポジションＰ０〜Ｐユでｎ個のｘ
Ｏ装置ｉｌｌ Ｔｌ＋・・・は一括して高温試験され、
この試験が完了するとｎ個が一括して測定ポジションＰ
ユ〜Ｐユからｔト除され、代シに次の新しいｎ個のＩＣ
装置（１１（１）・・・が各測定ポジションＰ工〜Ｐ２
１に送シ込まれる。各ストッパー＋６１ （６１・・・
祉搬送体（５）内をＩＣ装置（１）が自然落下する等の
場合に使用されるもので、搬送形わによっては必ずしも
必要でない。
Ｏ装置ｉｌｌ Ｔｌ＋・・・は一括して高温試験され、
この試験が完了するとｎ個が一括して測定ポジションＰ
ユ〜Ｐユからｔト除され、代シに次の新しいｎ個のＩＣ
装置（１１（１）・・・が各測定ポジションＰ工〜Ｐ２
１に送シ込まれる。各ストッパー＋６１ （６１・・・
祉搬送体（５）内をＩＣ装置（１）が自然落下する等の
場合に使用されるもので、搬送形わによっては必ずしも
必要でない。
測定回路（７）はリレーマトリックス回路などを使って
ｎ個のＸＯ装置ｉ１ｉ ｉｌｌ・・・を少く七も第５図
の直列接続と第ｚＰＩの並列接続に切換え可能に配線す
るものである。第５図線オープンチェック時の配線図で
あって、各測定ポジションＰ −Ｐ の一連に並ぶｎ個
のＩＯ装置ＴＩ）ｉｌｌ・・・ ｎ はグランドＧＮＤ と測定電源８間に夫々か／＃ビン
（，２−／）と２番ピン（，２−，２’）を通して直列
接続される。この時のオープンチェックはｎ個の工０装
置（１１（１１・・・の全数にオープン不良が無ければ
測定電源Ｅから各ＩＣ装置＋ＩＨ１１・・・を通してグ
ランドＧＮＤに電流が流れて全数がオープンチェック合
格と判定され、次のショートチェックの試験に移る。こ
のオープンチェック時にオープン不良品が７個以上ある
と全体に電流が流れないので、オープン不良有シが検知
され、この場合は測定回路（］）を図示しないがｎ個の
工ａ装賭ｔ１）＋ｎ・・・のオープンチェックを７個ず
つ独立して順次に行う従来方式と同様な回路に配線を変
えて再チェックを行う。このような再チェックはオープ
ン不良発生率がｐｐｍ程度と極めて低いため実際上はと
んど行われることは無く、作業インデックス的にほとん
ど問題ない。
ｎ個のＸＯ装置ｉ１ｉ ｉｌｌ・・・を少く七も第５図
の直列接続と第ｚＰＩの並列接続に切換え可能に配線す
るものである。第５図線オープンチェック時の配線図で
あって、各測定ポジションＰ −Ｐ の一連に並ぶｎ個
のＩＯ装置ＴＩ）ｉｌｌ・・・ ｎ はグランドＧＮＤ と測定電源８間に夫々か／＃ビン
（，２−／）と２番ピン（，２−，２’）を通して直列
接続される。この時のオープンチェックはｎ個の工０装
置（１１（１１・・・の全数にオープン不良が無ければ
測定電源Ｅから各ＩＣ装置＋ＩＨ１１・・・を通してグ
ランドＧＮＤに電流が流れて全数がオープンチェック合
格と判定され、次のショートチェックの試験に移る。こ
のオープンチェック時にオープン不良品が７個以上ある
と全体に電流が流れないので、オープン不良有シが検知
され、この場合は測定回路（］）を図示しないがｎ個の
工ａ装賭ｔ１）＋ｎ・・・のオープンチェックを７個ず
つ独立して順次に行う従来方式と同様な回路に配線を変
えて再チェックを行う。このような再チェックはオープ
ン不良発生率がｐｐｍ程度と極めて低いため実際上はと
んど行われることは無く、作業インデックス的にほとん
ど問題ない。
第２図はショートチェック時の配線図であって各測定ポ
ジションｐ１〜Ｐ４のｎ個のＩＣ装置＋１１ ＋１１・
・・はグランドＧＮＩＩと測定電源８間に並列接続され
る。この並列接続は７番ピン（，２−／）を測定電源Ｅ
側に、３番ピン（２−ｊ）以上のピンをグランドＧＮＤ
側に接続して行われる。
ジションｐ１〜Ｐ４のｎ個のＩＣ装置＋１１ ＋１１・
・・はグランドＧＮＩＩと測定電源８間に並列接続され
る。この並列接続は７番ピン（，２−／）を測定電源Ｅ
側に、３番ピン（２−ｊ）以上のピンをグランドＧＮＤ
側に接続して行われる。
この場合のショートチェックはｎ個の工０装置＋１１
（１１・・・の全数にショート不良が無ければ電流が流
れず全数合格となシ、７つでもショート不良があると電
流が流れてショート不良有シが検知される。ショート不
良有シの場合はオープンチェック時と同様に個々の工０
装置＋１１ ＋１１・・・のショートチェックを順次に
独立して行う回路（図示せず）に切換えて再チェックが
なされる。
（１１・・・の全数にショート不良が無ければ電流が流
れず全数合格となシ、７つでもショート不良があると電
流が流れてショート不良有シが検知される。ショート不
良有シの場合はオープンチェック時と同様に個々の工０
装置＋１１ ＋１１・・・のショートチェックを順次に
独立して行う回路（図示せず）に切換えて再チェックが
なされる。
この再チェックもショート不良発生亭が極めて低いので
作業インデックス的に問題ない。
作業インデックス的に問題ない。
以上のオープンチェックとショートチェックの順序は逆
であってもよく、両チェックで合格となった工０装置（
１）は捺印工程等の次工程に送られる。
であってもよく、両チェックで合格となった工０装置（
１）は捺印工程等の次工程に送られる。
尚、半導体装置は工０装置ｉｆＫ限るものではない。
（へ）発明の効果
以上の如く、本発明によればｎ個の半導体装置の高温試
験での／個当シの所要時間が約４と大幅に短縮され、全
体の作業インデックスの大幅な向上化が可能である。実
際常温試験でのＤＯ／Ａｏ自動試験装置／θ台分の良品
の高温試験は本発明によれば７台の高温自動試験装置で
可能となる等の効果が発揮され、設備的にも有利である
ことが確認された。
験での／個当シの所要時間が約４と大幅に短縮され、全
体の作業インデックスの大幅な向上化が可能である。実
際常温試験でのＤＯ／Ａｏ自動試験装置／θ台分の良品
の高温試験は本発明によれば７台の高温自動試験装置で
可能となる等の効果が発揮され、設備的にも有利である
ことが確認された。
第１図及び第２図は従来の半導体装置の高温試験装置に
おける要部の平面図及び部分側面図、＠Ｊ’図及び第７
図は第１図装置のオープンチェック時及びショートチェ
ック時の配線図、第５図及び第ｇ図は本発明の一実施例
を示すオープンチェック時及びショートチェック時の測
定回路の各配線図である。 ｉｌｌ・・半導体装置、（））・・測定回路、Ｅ・・測
定電源、ＧＩＪＤ・・測定電源（グランド）。 特許出願人 新日本電気株式会社 代理人 江 原 省 吾
おける要部の平面図及び部分側面図、＠Ｊ’図及び第７
図は第１図装置のオープンチェック時及びショートチェ
ック時の配線図、第５図及び第ｇ図は本発明の一実施例
を示すオープンチェック時及びショートチェック時の測
定回路の各配線図である。 ｉｌｌ・・半導体装置、（））・・測定回路、Ｅ・・測
定電源、ＧＩＪＤ・・測定電源（グランド）。 特許出願人 新日本電気株式会社 代理人 江 原 省 吾
Claims (1)
- （１）半導体装置の高温下でのオープンチェック及びシ
ョートチェックを行う試験装置において、複数の半導体
装置を測定電源に切換え可能に直列接続ないし並列接続
する測定回路を具え、直列接続時に俵数個全体のオープ
ンチェックを一括して行い、並列接続時に複数個全体の
ショートチェックを一括して行うようにしたことを特徴
とする半導体装置の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064275A JPS59188576A (ja) | 1983-04-11 | 1983-04-11 | 半導体装置の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064275A JPS59188576A (ja) | 1983-04-11 | 1983-04-11 | 半導体装置の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188576A true JPS59188576A (ja) | 1984-10-25 |
Family
ID=13253499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064275A Pending JPS59188576A (ja) | 1983-04-11 | 1983-04-11 | 半導体装置の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021013297A (ja) * | 2019-07-05 | 2021-02-04 | 株式会社クオルテック | 電気素子試験装置および電気素子の試験方法 |
-
1983
- 1983-04-11 JP JP58064275A patent/JPS59188576A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021013297A (ja) * | 2019-07-05 | 2021-02-04 | 株式会社クオルテック | 電気素子試験装置および電気素子の試験方法 |
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