JPS5918516Y2 - 算盤型計算器 - Google Patents

Description

【考案の詳細な説明】 本考案は算盤型計算器に係り、特に加減乗除等の演算指
令を算盤玉の操作によって行い得るものに関する。

従来、経理事務等に用いる計算用器具としては、算盤と
卓上電子計算機（以下電卓という）とがあり、それぞれ
一長一短がある。

そこで、両者の長所を得るべく算盤型計算器が提案され
ている。

これは、算盤玉の位置を電気的に検出し、その検出信号
を利用して演算を行うようにしたものである。

ここにおいて、従来の算盤型計算器では、演算指令は押
釦式操作装置等を用いて与えるようにしており、演算を
行うには算盤玉の操作と押釦の操作の両方を行う煩しさ
がある。

したがって本考案の目的は、置数操作のみならず演算指
令操作も算盤玉の操作で行い得るような算盤型計算器を
提供することである。

本考案はこの目的達成のため、演算のための置数を行う
第１および第２の置数部の外に、上位置に応じて演算指
令を発する算盤玉を用いた指令操作部を設け、これによ
り置数操作および演算指令操作を算盤玉操作によって行
い得る算盤型計算器を構成したものである。

以下添付図面を参照して本考案の一実施例を説明する。

第１図ａ、 ｌ）および第２図は本考案の一実施例の
外観を示す図、および該実施例におけるそろばん玉の置
数検出要素の構造を示す断面図である。

まず同図ａ、 ｂにおいて、ＯＰは操作部を示しており
、ＯＰｌはいわゆる算盤玉による置数操作部であり、Ｏ
Ｐ２は同じく算盤玉を用いているが置数ではなく指令を
行うもので１の玉を１つ押上げて連続演算の加算、２つ
で同減算、３つで乗算、４つで除算、５の玉を押下げて
電源オン等の指令を行う。

連続演算とは、ある基数と複数の変数の各々とを順次加
減乗除することをいい、たとえば単価の走ったものを任
意数倍する場合、または個数が定っていて単価が異なる
場合等に行うものをいつＯ Ｐｌ、Ｐ２はスライド式の小数点位置設定部であり、ま
たＤＬ、ＤＲは置数操作部ＯＰ１の操作内容を表示する
表示部であり、各桁毎に、たとえば７素子型の発光表示
装置が設けられており、算盤玉の置数内容、および乗除
算時には積、商を表示する。

第２図は第１図の実施例における成る１つの算盤玉およ
びその支持構造の断面を示している。

この図において、１は算盤玉であり、軸２により軸２の
長手方向に摺動可能に支持されている。

軸２は算盤玉１を機械的に支持するためのスリーブ３内
の算盤玉が置かれる位置にコイル４が設けられており、
一方、算盤玉１の少くとも一部には導体リング等のコイ
ル４のＱまたはインダクタンスを変え得る部材５が埋込
まれている。

６は框と呼ばれる算盤枠である。

軸２には、５を表わす玉と１を表わす玉とが合計５個設
けられており、これに対応させてコイル４が設けられて
いる。

これらのコイルは、図示しない回路により、それぞれ異
なる５種の周波数の何れかに共振するように構成されて
おり、これらの周波数信号を与えることにより算盤玉に
よる置数内容に応じた信号を取出すことができる。

第３図は本考案の一実施例の回路構成を示したもので、
置数検出部、指令検出部、演算部、表示部により構成さ
れている。

このうち置数検出部は、第１および第２の置数部ＯＰＬ
、ＯＰＲの共振回路、この共振回路に５種の周波数の信
号を与える走査信号源回路、および走査信号源回路から
共振回路に対し信号が与えられたときに得られるレベル
信号をデジタル信号に変換して取出す変換回路を有する
。

また置数検出部は置数検出部と基本的に共通する構成を
有し、指令操作部ＯＰ２の共振回路、この共振回路に５
種の周波数の信号を与える置数検出部と共用の信号源回
路、およびこの信号源回路から共振回路に対し信号が与
えられたときに得られるレベル信号に基き指令信号を形
成する回路を有する。

より構成を簡単にするには、算盤の玉に磁石を、軸にリ
ードスイッチを組込む等により接点開閉信号を取出すよ
うにしてもよい。

演算部は置数検出部からのテ゛ジタル信号を得て、指令
信号回路からの指令に応じて必要な演算を行う。

指令信号回路ＤＣからは、連続演算の加算ＳＣ＋、同じ
く減算５Ｃ−１乗算×、除算÷、の４指令が与えられ、
これに基く４つの演算動作を行い出力を形成すると共に
、通常の加減算時に、第１および第２の各置数部ＯＰＬ
、ＯＰＲの置数内容をそのまま出力する。

さらに、表示部は演算部の出力を表示するものである。

表示部は置数検出部に対応して第１表示部ＤＬと第２表
示部ＤＲとを有する。

そして、乗算時および除算時は何れか一方の表示部に積
、商を表示し、加算時および減算時は第１置数部で置数
されれば第１表示部に表示を行い、第２置数部で置数さ
れれば第２表示部に表示を行う。

置数検出部、指令検出部、演算部および表示部は何れも
タイミング回路ＴＭからの信号ＬＴ、ＲＴおよびｔによ
り制御されている。

第４図は第３図のタイミング回路ＴＭの出力信号を表示
したもので、ＬＴは第１置数部ＯＰＬから第１表示部Ｄ
Ｌに至る動作を行わせるために用いられ、ＲＴは第２置
数部から第２表示部ＤＲに至る動作を行わせるために用
いられる。

このため、ＬＴおよびＲＴはその桁数に応じて１〜ｎま
で有る。

また、ｔは各桁タイミング信号ＬＴ、ＲＴの持続時間中
に包含されるもので、ｔ８〜ｔｅの５信号、およびリセ
ツ１〜動作に用いられるｔｒを有する。

次に動作を説明する。

いま第１置数部ＯＰＬに何らかの置数がされたとする。

そして、置数された桁に桁タイミング信号ＬＴが当該置
数された桁のゲートつまり６１□〜１゜の何れかが開き
、発振器Ｏ５Ｃからの信号をゲート６１〜Ｇ５の開く順
に順次、第１置数部ＯＰＬの置数部に送り込む。

第１置数部ＯＰＬの置数部では、置数内容に応じた周波
数の共振回路が応動する。

この応動は、信号検出回路ＳＤで検出されアナログ信号
としてＡＤ変換回路Ａ／Ｄに送られる。

ＡＤ変換回路Ａ／Ｄには、置数桁毎に信号検出回路ＳＤ
からアナログ信号が与えられる。

このアナログ信号は、１つの桁タイミング信号中での５
時点すなわちｔ８．ｔｂ、ｔｏ、ｔｄ、ｔｅの各時点で
のレベルを知り、これらを総合したものとして捉えられ
るべきものである。

そこで、例えばｔａ−４ｅの各時点のアナログ信号のレ
ベルを加え合せた上でデジタル信号に変換すればよい。

ｔｒはリセット信号である。

このデジタル信号は演算回路ＯＰに与えられ、指令信号
形成回路ＤＣからの指令信号、アンド回路ＡＮＤ１〜Ａ
ＮＤ３からのタイミング信号、および必要に応じて与え
られる小数点位置信号ＬＴＫ、ＲＴＫに基く演算に用い
られる。

指令信号回路ＤＣからの指令信号としては、連続演算の
加算ＳＣ＋、減算５Ｃ−１乗算×および除算÷である。

これらの演算では何れも第１置数部ＯＰＬ、第２置数部
ＯＰＲの両方の置数内容を利用するものであり、一方の
内容と他方の内容を加減乗除する。

そして、一方の置数内容は第１置数内容、すなわち連続
演算における基数とか被乗数、被除数がそのまま第１表
示部ＤＬに与えられるが、第２表示部ＤＲには、連続演
算および通常演算における和差積商が表示される。

ここで、通常演算の加減算のように、一方の置数部と一
方の表示部のみを使用すれば足る場合を除いて、第１、
第２両置数部ＯＰＬ、ＯＰＲ，および第１、第２両表示
部ＤＬ、ＤＲを使用する場合は、これらの信号を何れの
表示部に表示させるかという信号の振分け、および置数
内容を記憶して演算する場合の一方の置数内容と他方の
置数内容との区切りを知る上で、アンダ回路ＡＮＤ１〜
ＡＮＤ３からのタイミング信号を用いる。

続いて具体的動作を説明する。

この装置における演算は、連続演算による加減乗除算と
通常演算による加減算とがある。

このうち通常演算による加減算は、指令操作部ＯＰ２の
５の玉を押下げることにより第１および第２置数部ＯＰ
Ｌ、ＯＰＲの置数内容が第１および第２表示部ＤＬ、Ｄ
Ｒに表示されるようにして、算盤における加減算操作を
行えばよい。

算盤における加減算操作とは、第１置数部ＯＰＬまたは
第２置数部ＯＰＲを用いて玉操作を行うことであり、そ
の結果としての和または差に相当する置数内容がそのま
ま第１表示部ＤＬまたは第２置数部ＤＲに表示される。

すなわち演算回路ＯＰには、指令操作部ＯＰ２から指令
信号回路ＤＣを介しての指令信号ＳＣ＋。

５Ｃ−１×、÷の何れも与えられないから、何ら演算動
作は行わない。

そして、ＡＤ変換回路Ａ／Ｄを介して与えられる第１ま
たは第２置数部ＯＰＬ、ＯＰＲの置数内容がそのまま第
１および第２表示部ＤＬ。

ＤＲに表示される。

一方、連続演算による加減乗除算は次の通りである。

連続演算は第１置数部ＯＰ１に、加減算の場合は基数、
乗算の場合は被乗数、除算の場合は被除数を置数し、一
方第２置数部ＯＰ２には加減算の場合は基数に加えるべ
き数または減ずべき数を、乗算の場合には乗数を、除算
の場合は被除数を置数する。

そして、演算回路ＯＰには指令操作部ＯＰ２の１の玉の
押上げにより４種の指令信号ＳＣ＋。

ＳＣ−、ｘ、÷の何れかが与えられる。

これにより演算回路ＯＰは、図示しない内蔵バッファに
蓄えられた第１および第２置数部ＯＰＬ、ＯＰＲの各置
数内容を用いて加減乗除算を行い、得られた和差積商を
第２表示部ＤＲに表示する。

このとき第１表示部ＤＬには基数、被乗数、被除数が表
示される。

いま仮に連続演算の加算を行うとすれば、指令操作部Ｏ
Ｐ２の１玉を１つだけ押上げる。

そして、第１置数部ＯＰＬに基数を、第２置数部ＯＰＲ
に第１の加数をそれぞれ置数すれば演算回路ＯＰは両置
数部の基数および第１の加数を内蔵バッファに蓄え、こ
のバッファ内容を用いて加算動作を行って得た和が第２
表示部ＤＲに表示される。

基数と第２の加数との和を得るには、第２置数部ＯＰＲ
に第２の加数を置数し、第１置数部ＯＰＬおよび指令操
作部ＯＰ２は何ら操作しない。

すなわち第２の加数についての和は、第２置数部ＯＰＲ
に第２の加数を置数するだけで得られる。

以下同様にして第３、第４の加数についての基数との和
が得られる。

つまり第２置数部ＯＰＲの置数内容が変わるとタイミン
グ信号の与えられる周期で演算同図ＯＰのバッファの内
容が変化するから、このときに新たな加数についての和
が得られる。

連続演算の減算、乗算、除算も指令操作部ＯＰ２の１の
玉の押上げる数が異なる点を除けば同様に行える。

たとえば乗算の場合は指令操作部ＯＰ２の１の玉を３個
押上げると指令信号回路ＤＣから演算回路ＯＰに対し乗
算指令×が与えられる。

これにより演算回路ＯＰは、内蔵バッファに蓄えた第１
置数部ＯＰＬの内容（被乗数）および第２置数部ＯＰＲ
の内容（乗数）を用いて乗算を行い、積を第２表示部Ｄ
Ｒに表示する。

乗数が変わると前述のように演算回路ＯＰのバッファ内
容が変化し、新たな乗数についての積が第２表示部ＤＲ
に表示される。

なお、乗除算の場合に、被乗数または被除数をも変える
演算に本考案の装置を用いてもよいことは勿論である。

本考案は上述のように、置数部の外に演算指令部も算盤
玉操作によるようにしたため、全ての操作を同様に行う
ことができ、従来のように算盤玉を操作した上で押釦操
作を行う等の煩雑さを除去し得、極めて使い勝手のよい
計算器を提供することができる。

また、算盤玉により演算指令を行うようにすると、当該
算盤玉を動がさない限り同一演算状態が続き、算盤玉を
払うことによりクリアを行うことができる。

そして、演算指令部が連続演算なる指令を与え得るよう
にすると共に、演算部に、第１、第２置数部相互間の演
算機能を持たせれば、ある基数についての任意の変数の
加減乗除を簡単に行うことができる。

【図面の簡単な説明】

第１図は本考案の一実施例の外観を示す図、第２図は同
実施例における玉検出機構を示す断面図、第３図は同実
施例における回路構成を示すブロック線図、第４図は同
実施例における時分割動作を行わせるタイミング信号を
示すタイムチャートである。

Claims (1)

1. 【実用新案登録請求の範囲】 １ 全桁が何れかに属するように複数の置数部に区分さ
   れ、走査信号が与えられたとき置数内容に応じた信号を
   生じるように構成された算盤型置数装置と、 この置数装置における各桁に時分割走査信号を与える信
   号源回路、およびこの信号源回路から前記置数装置に走
   査信号を与えたときに前記置数装置から得られる信号を
   デジタル変換する置数検出装置と、 操作により乗算指令、除算指令を含む各種指令を与える
   算盤型指令操作部と、 この指令操作部の指令が与えられたときは該指令に応じ
   て前記置数検出装置の出力を処理し、該指令がないとき
   は前記置数検出装置の出力をそのまま出力する演算装置
   と、 前記置数装置に対応した区分を有し前記演算装置の出力
   に応じた表示を行う装置とをそなえた算盤型計算器。 ２ 実用新案登録請求の範囲第１項記載の計算器におい
   て、前記指令操作部は連続演算の加算および減算指令を
   与えるようにした算盤型計算器。