JPS59184565A - パワ−半導体構造素子およびその製法 - Google Patents
パワ−半導体構造素子およびその製法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
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- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特許請求の範囲第１項の上位概念に記載の・ξ
ワー半導体構造素子およびその製法に関する。
ワー半導体構造素子およびその製法に関する。
このような構造素子はたとえば西独公開特許公報筒２７
１．９２１．９号から公知である。これに記載の半導体
装置はｐｎ ｐｎ配置の４層を有する。ｎ形にドープし
たカンード層８は２つの平面で接触を可能にするため多
数の区画に分割される（第１図）。カン−１層は表面が
５ Ｘ １０２０原子／ｃＩでドープされ、厚さは１０
μｍである。その下にあるｐ−ベース層６は２ Ｘ ］
０１８原子／ｄで表面ドープされ、厚さは５３μｍで
ある。カソード区画の幅は少なくとも３２０Ｉｔｍであ
る。カッ−１層８とｐ−ベース層６の間のｐｎ接合の最
大遮断電圧は１０ボルトである。上記半導体装置は全電
流容量４００Ａに設定される。同時に上記半導体装置の
製法が記載される（第６図）。
１．９２１．９号から公知である。これに記載の半導体
装置はｐｎ ｐｎ配置の４層を有する。ｎ形にドープし
たカンード層８は２つの平面で接触を可能にするため多
数の区画に分割される（第１図）。カン−１層は表面が
５ Ｘ １０２０原子／ｃＩでドープされ、厚さは１０
μｍである。その下にあるｐ−ベース層６は２ Ｘ ］
０１８原子／ｄで表面ドープされ、厚さは５３μｍで
ある。カソード区画の幅は少なくとも３２０Ｉｔｍであ
る。カッ−１層８とｐ−ベース層６の間のｐｎ接合の最
大遮断電圧は１０ボルトである。上記半導体装置は全電
流容量４００Ａに設定される。同時に上記半導体装置の
製法が記載される（第６図）。
製造のためまずｎ形にドープしたシリコン基板４２０両
面にホウ素またはガリウムを拡散侵入させる。ｎ−基板
のド−Ｖングは約１０１３〜１０１６原子／ｄである。
面にホウ素またはガリウムを拡散侵入させる。ｎ−基板
のド−Ｖングは約１０１３〜１０１６原子／ｄである。
拡散処理したｐ一層すなわちｐ −ベース層４６および
アノ−Ｐ４４の表面ドーピングは約２ Ｘ Ｉ Ｏ１８
原子／ｄである。ｐ−ベース層４６ヘカソーＰ層４８を
形成するためリンを拡散させる。このｎ一層４８はホト
リトグラフィー法により多数の区画に分割される。次に
アルミニウム層をアノード層４４．カソード区画４８お
よび分割されたｐ−ベース層４６に被毒する。
アノ−Ｐ４４の表面ドーピングは約２ Ｘ Ｉ Ｏ１８
原子／ｄである。ｐ−ベース層４６ヘカソーＰ層４８を
形成するためリンを拡散させる。このｎ一層４８はホト
リトグラフィー法により多数の区画に分割される。次に
アルミニウム層をアノード層４４．カソード区画４８お
よび分割されたｐ−ベース層４６に被毒する。
公知半導体装置はｐ−ベース８６（／ｙ’−１）に負の
電流ノξルスを印加することによってターンオフするこ
とができる。そのために必要な外部から供給する・ξワ
ーは著しく大きい。この電流・ξルスによって負荷電流
はカソード区画の中心に向って絞られ、負荷電流の一部
はゲートへ吸出される。その際残りの負荷電流の電流密
度は非常に高い。ターンオフ過程が非常に遅いたとえば
ターンオフ電流密度が高過ぎる場合または半導体装置の
全表面にわたって不均一に進行する場合、装置は局部的
に熱で過負荷され、したがって破壊する。ゲートを介す
るターンオフ電流はカソードとｐ−ベース層の間のｐｎ
接合の破壊電圧より小さい横方向電圧降下を生ずる。゛
しかしこのｐｎ接合の最大遮断電圧は非常に低いので、
ターンオフ過程の間にこの接合のなだれ破壊が生じつる
。前記製法は公知半導体装置の寸法を有する構造には十
分であるけれど、さらに微細な構造はこの方法によって
ほとんど満足には製造することができない。
電流ノξルスを印加することによってターンオフするこ
とができる。そのために必要な外部から供給する・ξワ
ーは著しく大きい。この電流・ξルスによって負荷電流
はカソード区画の中心に向って絞られ、負荷電流の一部
はゲートへ吸出される。その際残りの負荷電流の電流密
度は非常に高い。ターンオフ過程が非常に遅いたとえば
ターンオフ電流密度が高過ぎる場合または半導体装置の
全表面にわたって不均一に進行する場合、装置は局部的
に熱で過負荷され、したがって破壊する。ゲートを介す
るターンオフ電流はカソードとｐ−ベース層の間のｐｎ
接合の破壊電圧より小さい横方向電圧降下を生ずる。゛
しかしこのｐｎ接合の最大遮断電圧は非常に低いので、
ターンオフ過程の間にこの接合のなだれ破壊が生じつる
。前記製法は公知半導体装置の寸法を有する構造には十
分であるけれど、さらに微細な構造はこの方法によって
ほとんど満足には製造することができない。
西独公開特許公報第２８５５５４６号にはＰ−Ｉ−Ｎダ
イオードの特性に類似する電界制御サイリスタが記載さ
れる。このサイリスタは高くｐドープした薄いアノ−Ｐ
領域］５．低くｎドープした厚い半導体基板１１．多数
の深くｐドープしたグリッド領域】２およびその間に配
置した高くｎドープした薄いカソード領域１４からなる
（第３図）。格子領域１２は幅約１２μｍ１深さ１５〜
４０μｍの通路からなる。このグリッド領域１２を製造
するため、水酸化カリウムおよびイソゾロＡノールの約
３：１の混合物で通路を＜１１０＞配向したシリコン基
板へエッチする（第１図）。そのためまず２酸化ケイ素
からなるマスク１３を形成した。次に通路を再び高くｐ
ドープしたシリコンによって工♂タキシアルに充てんす
る。その際付加的にシリコン多結晶の薄層が２酸化ケイ
素層上に形成され、コレはエツチングにより除去される
。リン拡散によってつくられるカソード領域１４のため
酸化ケイ素のマスクが形成される。グリッド領域１２お
よびカソード領域１４は最後に金属化され、その際電気
的絶縁のため２酸化ケイ素が間に残される。
イオードの特性に類似する電界制御サイリスタが記載さ
れる。このサイリスタは高くｐドープした薄いアノ−Ｐ
領域］５．低くｎドープした厚い半導体基板１１．多数
の深くｐドープしたグリッド領域】２およびその間に配
置した高くｎドープした薄いカソード領域１４からなる
（第３図）。格子領域１２は幅約１２μｍ１深さ１５〜
４０μｍの通路からなる。このグリッド領域１２を製造
するため、水酸化カリウムおよびイソゾロＡノールの約
３：１の混合物で通路を＜１１０＞配向したシリコン基
板へエッチする（第１図）。そのためまず２酸化ケイ素
からなるマスク１３を形成した。次に通路を再び高くｐ
ドープしたシリコンによって工♂タキシアルに充てんす
る。その際付加的にシリコン多結晶の薄層が２酸化ケイ
素層上に形成され、コレはエツチングにより除去される
。リン拡散によってつくられるカソード領域１４のため
酸化ケイ素のマスクが形成される。グリッド領域１２お
よびカソード領域１４は最後に金属化され、その際電気
的絶縁のため２酸化ケイ素が間に残される。
前記方法に必要なく１１０＞配向を有するシリコンは無
転移にσ１出すことができない。それゆえシリコン板は
ダ円形〒のみ得られ、これは以後の処理のため円くサン
ドブラストしなければならない。したがって前記構造素
子のための基材は常用構造素子の場合より著しく高価で
ある０ それゆえ本発明の目的は前記形式の半導体構造素子にお
いて小さい損失ノξワーおよび高い電流安定性のもとに
確実な遮断を達成することである。さらに本発明の目的
は本発明による微細な表面性質を有する半導体構造素子
のできるだけ簡単な製法を得ることである。
転移にσ１出すことができない。それゆえシリコン板は
ダ円形〒のみ得られ、これは以後の処理のため円くサン
ドブラストしなければならない。したがって前記構造素
子のための基材は常用構造素子の場合より著しく高価で
ある０ それゆえ本発明の目的は前記形式の半導体構造素子にお
いて小さい損失ノξワーおよび高い電流安定性のもとに
確実な遮断を達成することである。さらに本発明の目的
は本発明による微細な表面性質を有する半導体構造素子
のできるだけ簡単な製法を得ることである。
この目的は特許請求の範囲第１項および第４項記載の特
徴によって解決される。
徴によって解決される。
本発明によるパワー半導体構造素子はとくに大きい電流
負荷のもとに高いスイッチング頻度でつねに確実にター
ンオフしつる利点を有する。本発明による構造素子の第
２層の低いドーピングによりゲートを介する電流の迅速
な導出が保証される。それによってターンオフ遅延は最
小に、したがって非常に迅速なターンオフ特性が達成さ
れる。本発明による製法は表面構造を１つだけのマスク
で・つくりつるのでとくに経済的である。
負荷のもとに高いスイッチング頻度でつねに確実にター
ンオフしつる利点を有する。本発明による構造素子の第
２層の低いドーピングによりゲートを介する電流の迅速
な導出が保証される。それによってターンオフ遅延は最
小に、したがって非常に迅速なターンオフ特性が達成さ
れる。本発明による製法は表面構造を１つだけのマスク
で・つくりつるのでとくに経済的である。
次に本発明の実施例を図面により説明する。
第１図には本発明による表面構造を有する・ξワー半導
体構造素子の一部が示される。平行の階段状ストリップ
からなる高ドープした第１半導体層の上に第１の金属接
触面１がある。これより低い第２の金属接触面２は平行
ス） ＩＪツゾを包囲し、低ドープした第２半導体層４
の接触に役立つ。少なくとも構造素子の上部に関する正
確な層順序は第２図から明らかである。第１接触面１の
下側のストリップ上部に高ドープした第１半導体層３が
ある。ス） ＩＪツブの隣接スる下部は低ドープした第
２層４によって形成され、この層は第２接触面２の下側
に全構造素子にわたって拡がる。第２層４に接して少な
くとももう１つの第３層○が配置される。第２接触面２
と第２層４０間に高１−ノした第４層６が配置される。
体構造素子の一部が示される。平行の階段状ストリップ
からなる高ドープした第１半導体層の上に第１の金属接
触面１がある。これより低い第２の金属接触面２は平行
ス） ＩＪツゾを包囲し、低ドープした第２半導体層４
の接触に役立つ。少なくとも構造素子の上部に関する正
確な層順序は第２図から明らかである。第１接触面１の
下側のストリップ上部に高ドープした第１半導体層３が
ある。ス） ＩＪツブの隣接スる下部は低ドープした第
２層４によって形成され、この層は第２接触面２の下側
に全構造素子にわたって拡がる。第２層４に接して少な
くとももう１つの第３層○が配置される。第２接触面２
と第２層４０間に高１−ノした第４層６が配置される。
この層は第２接触面２に接し、横方向は第２層４によっ
て仕切られる。第３図に示す本発明による構造素子の製
法の場合、第１および２図と同じ素子には同じ参照番号
を使用している。構造素子の表面の正確な構造を作製す
るため、２酸化ケイ素層７およびアルミニウムマスク８
が使用される。
て仕切られる。第３図に示す本発明による構造素子の製
法の場合、第１および２図と同じ素子には同じ参照番号
を使用している。構造素子の表面の正確な構造を作製す
るため、２酸化ケイ素層７およびアルミニウムマスク８
が使用される。
詳細には本発明にとくに適する２つの構造素子について
説明する。
説明する。
本発明による表面構造および低ドープした第２層はまず
ゲートを介してターンオフしつるサイリスタにとくに有
利なことが実証された。このようなサイリスタは常用の
ｐｎ ｐｎ層構造を有し、たとえば西独公開特許公報第
２７１９２１９号（第１図）から公知である。第２図に
よる層配置の場合 第１層３すなわちカソード層は５・１０１８〜５・１０
２０／ ａｉｌの原子で高ｎ−ドープされ、第２層４す
なわちｐ−ベース層は５・１０１４〜５・１０１６／Ｃ
ｌ１ｌの原子で低ｐ−ドープされ、第３層５すなわちｎ
−ベース層は５・１０１４〜（１１） ５・１０／ＣＩｊ、の原子で低ｎ−ドープされ、第４層
６は５・１０１８〜５・１０２０／ｉの原子で高ｐ−ド
ープされ、 （図示されていない）第５層すなわちｎ−ベース層５に
接するアノード層は５・１０１７〜５・１ｏ１９／ｃＩ
ｉＬの原子で高ｐ−ドープされる。
ゲートを介してターンオフしつるサイリスタにとくに有
利なことが実証された。このようなサイリスタは常用の
ｐｎ ｐｎ層構造を有し、たとえば西独公開特許公報第
２７１９２１９号（第１図）から公知である。第２図に
よる層配置の場合 第１層３すなわちカソード層は５・１０１８〜５・１０
２０／ ａｉｌの原子で高ｎ−ドープされ、第２層４す
なわちｐ−ベース層は５・１０１４〜５・１０１６／Ｃ
ｌ１ｌの原子で低ｐ−ドープされ、第３層５すなわちｎ
−ベース層は５・１０１４〜（１１） ５・１０／ＣＩｊ、の原子で低ｎ−ドープされ、第４層
６は５・１０１８〜５・１０２０／ｉの原子で高ｐ−ド
ープされ、 （図示されていない）第５層すなわちｎ−ベース層５に
接するアノード層は５・１０１７〜５・１ｏ１９／ｃＩ
ｉＬの原子で高ｐ−ドープされる。
第５層にはなお（同様図示されていない）金属化した第
３接触面が備えられる。階段状ストリップを寸法正しく
配置するため下記のとおり考慮される：スイッチオフ過
程の間、第２接触面２への最大横方向電流はカン−１層
３とｐ−ベース層４の間のｐｎ接合を介する破壊電圧に
よって制限される。ｎ−ベース層５がらの軸方向電流フ
ラックスｊ２が均一であると仮定して最大横方向電流密
度に対して次式： ％式％ μ＝ ｐ −ベース層４内のホールの移動性札−ｐ−ベ
ース層４の平均Ｐ−ピング （１２） ５−第１接触面１の下方のｐ−ベース層４の厚さ 強−階段状ス） ＩＪツゾの幅 である。
３接触面が備えられる。階段状ストリップを寸法正しく
配置するため下記のとおり考慮される：スイッチオフ過
程の間、第２接触面２への最大横方向電流はカン−１層
３とｐ−ベース層４の間のｐｎ接合を介する破壊電圧に
よって制限される。ｎ−ベース層５がらの軸方向電流フ
ラックスｊ２が均一であると仮定して最大横方向電流密
度に対して次式： ％式％ μ＝ ｐ −ベース層４内のホールの移動性札−ｐ−ベ
ース層４の平均Ｐ−ピング （１２） ５−第１接触面１の下方のｐ−ベース層４の厚さ 強−階段状ス） ＩＪツゾの幅 である。
式（１）からス） ＩＪツゾ幅都の減少およびｐ−ベー
ス層４の低いドーピング役、がターンオフの際の横方向
電流ｊＱを制限しないことが明らかである。ターンオフ
過程の間の最大局部電流密度はストリップ幅−に比例し
て減少し、これは損失・々ワーの均一な分布に相当する
。式（１）と同じ仮定のもとに軸方向電流密度ｊｚをゲ
ートターンオフ電圧ＵＧによって評価することができる
： ここにｅは電気素量である。
ス層４の低いドーピング役、がターンオフの際の横方向
電流ｊＱを制限しないことが明らかである。ターンオフ
過程の間の最大局部電流密度はストリップ幅−に比例し
て減少し、これは損失・々ワーの均一な分布に相当する
。式（１）と同じ仮定のもとに軸方向電流密度ｊｚをゲ
ートターンオフ電圧ＵＧによって評価することができる
： ここにｅは電気素量である。
Ｎｐ＝ １０１５ｄ３．〜＝ ５０μｍおよびＷｐ−４
０μｍに対してターンオフの際の電流密度 ｊ２（ｎｏ） ； ２６ 、 Ｕｏ［Ａ／ｃｒ／１〕が
得られる。
０μｍに対してターンオフの際の電流密度 ｊ２（ｎｏ） ； ２６ 、 Ｕｏ［Ａ／ｃｒ／１〕が
得られる。
ス） ＩＪツブ中心の電位が第２接触面２に対して直線
的に減少する場合、これは電荷キャリアが一４０Ｖのゲ
ート電圧Ｕ。ですでに近似的に飽和速度で運動すること
を表わす。ゲート電圧のこの値はカソード層３とｐ−ベ
ース層４０間のｐｎ接合の破壊電圧より著しく低い。
的に減少する場合、これは電荷キャリアが一４０Ｖのゲ
ート電圧Ｕ。ですでに近似的に飽和速度で運動すること
を表わす。ゲート電圧のこの値はカソード層３とｐ−ベ
ース層４０間のｐｎ接合の破壊電圧より著しく低い。
２つの接触面】および２０間の十分な電位分離を達成す
るため、階段状ス） ＩＪツブの高さは少なくとも１０
〜２０μｍ必要である。ストリップの幅は２０〜３００
μｍであり、第１接触面１の全表面積と第２接触面２の
全表面積の比は１〜４である。それによってターンオフ
の際の導出すべき損失・ξワーが構造素子にわたって十
分均一に分布することが保証される。したがって構造素
子の局部加熱は呼称値をはるかに超えるｅ−り電圧およ
び電流の場合にも避けられる。
るため、階段状ス） ＩＪツブの高さは少なくとも１０
〜２０μｍ必要である。ストリップの幅は２０〜３００
μｍであり、第１接触面１の全表面積と第２接触面２の
全表面積の比は１〜４である。それによってターンオフ
の際の導出すべき損失・ξワーが構造素子にわたって十
分均一に分布することが保証される。したがって構造素
子の局部加熱は呼称値をはるかに超えるｅ−り電圧およ
び電流の場合にも避けられる。
カソード層３の非常に微細な構造およびｐ−ベース層４
の低いドーピングの組合せによって空乏層はス） ＩＪ
ツブ全幅の下に深く第２接触面２まで拡がる。それによ
ってターンオンの際ｐ−ベース層４へ注入された電荷の
大部分は電界電流として導出することができる。この電
荷の小部分のみが再結合される。それによって構造素子
のスイッチング速度が著しく改善される。
の低いドーピングの組合せによって空乏層はス） ＩＪ
ツブ全幅の下に深く第２接触面２まで拡がる。それによ
ってターンオンの際ｐ−ベース層４へ注入された電荷の
大部分は電界電流として導出することができる。この電
荷の小部分のみが再結合される。それによって構造素子
のスイッチング速度が著しく改善される。
第２に本発明はとくに電界制御サイリスタに有効に使用
される。このような構造素子はたとえば西独公開特許公
報第２８５５５４６号から公知である。この素子は３つ
の半導体層からなる（公報第１図参照）。第２図による
本発明の構造素子では層配置は次のとおり形成される：
第１半導体層すなわちカソード層は５・１０１８〜５・
１０２０／Ｃｒ１ｌの高いｎ−ドーピングを有し、第２
半導体層４すなわち内層は５・１０１４〜５・１０１６
の低いｎ−ドーピングを有し、第３および第４半導体層
５，６すなわちアノード層およびゲート範囲は５・１０
１８〜５・１０２０／ｄの高いｐ−ドーピングを有する
。
される。このような構造素子はたとえば西独公開特許公
報第２８５５５４６号から公知である。この素子は３つ
の半導体層からなる（公報第１図参照）。第２図による
本発明の構造素子では層配置は次のとおり形成される：
第１半導体層すなわちカソード層は５・１０１８〜５・
１０２０／Ｃｒ１ｌの高いｎ−ドーピングを有し、第２
半導体層４すなわち内層は５・１０１４〜５・１０１６
の低いｎ−ドーピングを有し、第３および第４半導体層
５，６すなわちアノード層およびゲート範囲は５・１０
１８〜５・１０２０／ｄの高いｐ−ドーピングを有する
。
この構造素子の場合第３半導体層５の上にさらに図示さ
れていない第３の金属化した接触面が設けられる。この
構造素子の場合も本発明に（１５） よる段高２段幅および接触面１と２の表面積の比は維持
しなければならない。構造素子の機能は原理的に西独公
開特許公報第２８５５５４６号に記載のものと同じであ
る（公報１０〜１４ページ参照）。本発明による構造素
子のゲート範囲６はカッ−１層３より低いので、負荷電
流はターンオフの間迅速に空乏層によって減少する。２
つの接触面１および２によっても構造素子の大きい負荷
性が保証される。本発明の他の利点は本発明による構造
素子が後述のようにきわめて簡単に製造しうることにあ
る。
れていない第３の金属化した接触面が設けられる。この
構造素子の場合も本発明に（１５） よる段高２段幅および接触面１と２の表面積の比は維持
しなければならない。構造素子の機能は原理的に西独公
開特許公報第２８５５５４６号に記載のものと同じであ
る（公報１０〜１４ページ参照）。本発明による構造素
子のゲート範囲６はカッ−１層３より低いので、負荷電
流はターンオフの間迅速に空乏層によって減少する。２
つの接触面１および２によっても構造素子の大きい負荷
性が保証される。本発明の他の利点は本発明による構造
素子が後述のようにきわめて簡単に製造しうることにあ
る。
本発明による構造はストリップ形が製造にもつとも適当
であるけれど、この形に制限されないことは明らかであ
る。階段状表面構造はリング、セクタ状部材等によって
も達成することができる。本発明による段高、膜幅、接
触面１と２の表面積の比はこの場合つねに維持されなけ
ればならない。
であるけれど、この形に制限されないことは明らかであ
る。階段状表面構造はリング、セクタ状部材等によって
も達成することができる。本発明による段高、膜幅、接
触面１と２の表面積の比はこの場合つねに維持されなけ
ればならない。
次にゲートを介してターンオフしつるサイリスタについ
て第３図により本発明の詳細な説明（１６） する。
て第３図により本発明の詳細な説明（１６） する。
シリコン板にまず常用法でｐｎ ｐｎ層配置を設ける。
そのためまず２・１０〜２・１０ のｎ形材料で基礎ド
ープしたシリコン板の全面に３・１０１５／−の表面濃
度および侵入深さ４０廂の拡散によってｐ一層を備える
。侵入深さ約３〜５μｍの平面的リン拡散によってシリ
コン板上にカソード層３がつくられる（第３図ａ）。次
に１３００〜１５００°にで酸化して２酸化ケイ素の層
７を被覆する（第３図ｂ）。厚さ２μｍのアルミニウム
層８を蒸着し、ホトリトグラフィー法によりこれからマ
スクを形成する（第３図Ｃ）。反応性イオンエツチング
によりアルミニウムマスク８が存在しない場所に深さ約
２０μｍの孔をエッチする（第３図ｄ）。このようなエ
ツチング法はたとえばＪ、Ｅｌｅｃｔｒｏｃｈｅｍ、
Ｓｏｃ、Ｒｅｖｉｅｗｓ ａｎｄＮｅｗｓ、 Ｖｏｌｕ
ｍｅ １２９ 、ｌ’ｌｈ３．６２０〜６６０ページ（
１９８２年３月）から公知である。この特殊な場合プラ
ズマのために５０μｂａｒの真空ｆＳＦ６が使用される
。その際シリコン板に１５０〜２００■の電圧が現れる
。高周波は１３．５６ＭＨｚであり、その出力密度はた
とえば０．６ワツ）／ｆｆｌである。それによって１０
０〜５００胸／ ｍｉｎのエツチング速度が達成される
。エツチング過程自体は著しく異方性すなわち主として
電界の方向に向くので、非常に鋭い輪かくが達成される
。次にアルミニウムマスク８を約３５００にの温度およ
び約１〜２分のエツチング時間で完全に除去する（第３
図ｅ）。これに使用する酸液１１はＨ３Ｐ０４（８５％
） ７２ ｏｍｌ、 Ｈ２Ｏ１４４ｍ１およびＨＮＯ３
（６５％）３６ｍｌからなる。
ープしたシリコン板の全面に３・１０１５／−の表面濃
度および侵入深さ４０廂の拡散によってｐ一層を備える
。侵入深さ約３〜５μｍの平面的リン拡散によってシリ
コン板上にカソード層３がつくられる（第３図ａ）。次
に１３００〜１５００°にで酸化して２酸化ケイ素の層
７を被覆する（第３図ｂ）。厚さ２μｍのアルミニウム
層８を蒸着し、ホトリトグラフィー法によりこれからマ
スクを形成する（第３図Ｃ）。反応性イオンエツチング
によりアルミニウムマスク８が存在しない場所に深さ約
２０μｍの孔をエッチする（第３図ｄ）。このようなエ
ツチング法はたとえばＪ、Ｅｌｅｃｔｒｏｃｈｅｍ、
Ｓｏｃ、Ｒｅｖｉｅｗｓ ａｎｄＮｅｗｓ、 Ｖｏｌｕ
ｍｅ １２９ 、ｌ’ｌｈ３．６２０〜６６０ページ（
１９８２年３月）から公知である。この特殊な場合プラ
ズマのために５０μｂａｒの真空ｆＳＦ６が使用される
。その際シリコン板に１５０〜２００■の電圧が現れる
。高周波は１３．５６ＭＨｚであり、その出力密度はた
とえば０．６ワツ）／ｆｆｌである。それによって１０
０〜５００胸／ ｍｉｎのエツチング速度が達成される
。エツチング過程自体は著しく異方性すなわち主として
電界の方向に向くので、非常に鋭い輪かくが達成される
。次にアルミニウムマスク８を約３５００にの温度およ
び約１〜２分のエツチング時間で完全に除去する（第３
図ｅ）。これに使用する酸液１１はＨ３Ｐ０４（８５％
） ７２ ｏｍｌ、 Ｈ２Ｏ１４４ｍ１およびＨＮＯ３
（６５％）３６ｍｌからなる。
孔に次に短時間のホウ素拡散によって薄い（約１〜２
ｌｔｍ）高ドープしたｐ一層６を被覆する（第３図ｆ）
。拡散はとくに軸方向に進行するので、孔の側壁の被覆
は孔の底よりはるかに薄い。この拡散の後２酸化ケイ素
層７を湿式化学法（たとえばＨＦ）により３６０°にの
温度および約１分のエツチング時間で除去する（第３図
ｇ）。構造素子のこのような構造の表面へ薄いアルミニ
ウム層１，２を蒸着する（第３図ｈ）。
ｌｔｍ）高ドープしたｐ一層６を被覆する（第３図ｆ）
。拡散はとくに軸方向に進行するので、孔の側壁の被覆
は孔の底よりはるかに薄い。この拡散の後２酸化ケイ素
層７を湿式化学法（たとえばＨＦ）により３６０°にの
温度および約１分のエツチング時間で除去する（第３図
ｇ）。構造素子のこのような構造の表面へ薄いアルミニ
ウム層１，２を蒸着する（第３図ｈ）。
この過程も同様とくに軸方向に進行するので、側面被覆
は同様最小である。アルミニウム層１．２および高ドー
プしたｐ一層６を湿式化学法またはプラズマにより壁の
層が完全に除去されるまで等方性にエッチする。接触面
１および２０表面の被覆はその際なお十分に残る（第３
図１）。そのため６５％ＨＮＯ３および４９％ＨＦｌ０
：１の比の酸液を使用する。検査のため接触面１と２の
間のダイオードに相当する遮断電圧特性を記録する。前
記製法はもつとも有利であるけれど、個々の工程に他の
方法があることは明らかである。たとえば最終工程でま
ずアルミニウム層１，２を選択的酸液により等方性にエ
ッチし、次に初めてｐ一層６を前記方法で除去すること
ができる。なお残存する側面被覆の検査は前記のように
行われる。
は同様最小である。アルミニウム層１．２および高ドー
プしたｐ一層６を湿式化学法またはプラズマにより壁の
層が完全に除去されるまで等方性にエッチする。接触面
１および２０表面の被覆はその際なお十分に残る（第３
図１）。そのため６５％ＨＮＯ３および４９％ＨＦｌ０
：１の比の酸液を使用する。検査のため接触面１と２の
間のダイオードに相当する遮断電圧特性を記録する。前
記製法はもつとも有利であるけれど、個々の工程に他の
方法があることは明らかである。たとえば最終工程でま
ずアルミニウム層１，２を選択的酸液により等方性にエ
ッチし、次に初めてｐ一層６を前記方法で除去すること
ができる。なお残存する側面被覆の検査は前記のように
行われる。
第１図は本発明による構造素子の表面構造の斜視図、第
２図は第１図Ａ−Ａ線断面図、第３図は本発明による製
法の工程図である。 （１９） １．２・・・接触面、３，４，５．６・・・半導体層、
７・・・２酸化ケイ素層、８・・・アルミニウムマスク ・蒼・ （２０） ■ Ａ、／Ｉ Ｆｉｇ、Ｉ Ｆｉｇ、 ２
２図は第１図Ａ−Ａ線断面図、第３図は本発明による製
法の工程図である。 （１９） １．２・・・接触面、３，４，５．６・・・半導体層、
７・・・２酸化ケイ素層、８・・・アルミニウムマスク ・蒼・ （２０） ■ Ａ、／Ｉ Ｆｉｇ、Ｉ Ｆｉｇ、 ２
Claims (1)
- 【特許請求の範囲】 ■。 最初の２つの層（３，４）が構造素子の第１表面
まで達し、 第１の層（３）が高ドーズされ、 第１の層（３）および第２の層（４）の接触のため、区
分された第１（１）および第２（２）の接触面を備え、
これらの層が構造素子の第１表面に階段状構造を浮上ら
せてし）る少なくとも３つの互いに上下に重なる層を有
する・ξワー半導体構造素子において、第１層（３）の
厚さが最大８μｍであり、第２層（４）が低ビープされ
、その厚さが最大４０Ｉｔｒｎであり１ 段の高さが１０〜２０／１ｌＴ１１幅が２０〜３０μｍ
であり− 第１接触面（１）の表面積と第２接触面（２）の表面積
の比が１〜４である ことを特徴とする・ξワー半導体構造素子。 ２ 第１層（３）が５・１０２０〜５・１０１８原子／
ｄで１−ゾされ、第２層（４）が５・１０′４〜５．１
０１６原子／ｄでドープされている特許請求の範囲第１
項記載の素子。 ３ 最初の２つの層（３，４）が構造素子の第１表面ま
で達し、 第１の層（３）が高Ｐ−ノされ、 第１の層（３）および第２の層（４）の接触のため、区
分された第１（１）および第２（２）の接触面を備え、
これらの層が構造素子の第１表面に階段状構造を浮上ら
せている少なくとも３つの互いに上下に重なる層を有す
る・ξワー半導体構造素子において、第１層（３）の厚
さが最大８ ｌｔｍであり、第２層（４）が低ドープさ
れ、その厚さが最大４０μｍであり、 段の高さが１０〜２０１ｔｒｎ１幅が２０〜３０μｍで
あり、 第１接触面（１）の表面積と第２接触面（２）の表面積
の比が１〜４であり、 第２接触面（２）の表面に第１層（３）と反対の導電形
の第４の層（６）が設けられている ことを特徴とする・ξワー半導体構造素子。 ４ 最初の２つの層（３，４）が構造素子の第１表面ま
で達し、 第１の層（３）が高Ｐ−ノされ、 第１の層（３）および第２の層（４）の接触のため、区
分された第１（１）および第２（２）の接触面を備え、
これらの層が構造素子の第１表面に階段状構造を浮上ら
せている少なくとも３つの互いに上下に重なる層を有す
る・ξワー半導体構造素子の製法において、低ドープし
た半導体材料の第２層（４）へ拡散によって高ドープし
た第１層（３）をつく リ 、 その上にホトリトグラフィー法により表面の階段状構造
を決定する腐食レジスト材料からなるマスク（８）を形
成し、 次に低ドープした第２層まで反応性イオンエツチングに
よって孔をエッチし、 マスク（８）を除去し、 接触のための薄い金属層（］、２）を全表面にわたって
蒸着し、 表面を孔の側壁の金属層（１，２）が完全に除去される
まで等方性にエッチする ことを特徴とする・ξワー半導体構造素子の製法。 ５ 金属層（１，２）およびマスク（８）の材料がアル
ミニウムである特許請求の範囲第４項記載の製法。 ６ 最初の２つの層（３，４）が構造素子の第１表面ま
で達し、 第１の層（３）が高ドープされ、 第１の層（３）および第２の層（４）の接触のため、区
分された第１（１）および第２（２）の接触面を備え、
これらの層が構造素子の第１表面に階段状構造を浮上ら
せている少なくとも３つの互いに上下に重なる層を（３
） 有する・ξワー半導体構造素子の製法において、低ドー
プした半導体材料の第２層（４）へ拡散によって高ドー
プした第１層（３）をっく っ 、 この高Ｐ−プした第１層（３）へ２酸化ケイ素の層（７
）を被覆し、 その上にホトリトグラフィー法により表面の階段状構造
を決定する腐食レジスト材料からなるマスク（８）を形
成し、 次に低Ｐ−ノした第２層（４）まで反応性イオンエツチ
ングによって孔をエッチし、マスク（８）を除去し、 拡散によって高１−ノした第４層（６）を第２接触面の
表面につくり、 ２酸化ケイ素層（７）を完全に除去し、接触のための薄
い金属層（１，２）を全表面に蒸着し、 表面を孔の側壁の金属層（１，２）および高ドープした
第４層（６）が完全に除去されるまで等方性にエッチす
る （ ４ ） ことを特徴とする・ξワー半導体構造素子の製法。 ７ 金属層（１，２）およびマスク（８）の材料がアル
ミニウムである特許請求の範囲第６項記載の製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH179383 | 1983-03-31 | ||
| CH1793/834 | 1983-03-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59184565A true JPS59184565A (ja) | 1984-10-19 |
Family
ID=4218726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058560A Pending JPS59184565A (ja) | 1983-03-31 | 1984-03-28 | パワ−半導体構造素子およびその製法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4596999A (ja) |
| EP (1) | EP0121068B1 (ja) |
| JP (1) | JPS59184565A (ja) |
| DE (1) | DE3468787D1 (ja) |
| ES (1) | ES278464Y (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225360A (ja) * | 1988-03-04 | 1989-09-08 | Fuji Electric Co Ltd | ゲートターンオフサイリスタ |
| JPH0267764A (ja) * | 1988-09-02 | 1990-03-07 | Hitachi Ltd | ゲートターンオフサイリスタ |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0178387B1 (de) * | 1984-10-19 | 1992-10-07 | BBC Brown Boveri AG | Abschaltbares Leistungshalbleiterbauelement |
| CH670528A5 (ja) * | 1986-03-20 | 1989-06-15 | Bbc Brown Boveri & Cie | |
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
| CH670333A5 (ja) * | 1986-04-30 | 1989-05-31 | Bbc Brown Boveri & Cie | |
| CH670173A5 (ja) * | 1986-06-03 | 1989-05-12 | Bbc Brown Boveri & Cie | |
| US4757361A (en) * | 1986-07-23 | 1988-07-12 | International Business Machines Corporation | Amorphous thin film transistor device |
| CH670334A5 (ja) * | 1986-09-16 | 1989-05-31 | Bbc Brown Boveri & Cie | |
| EP0262485A1 (de) * | 1986-10-01 | 1988-04-06 | BBC Brown Boveri AG | Halbleiterbauelement mit einer Ätzgrube |
| SE8704121D0 (sv) * | 1987-10-23 | 1987-10-23 | Linkopings Silicon Constructio | Transistor |
| EP0317802A1 (de) * | 1987-11-25 | 1989-05-31 | BBC Brown Boveri AG | Abschaltbares Leistungshalbleiterbauelement sowie Verfahren zu dessen Herstellung |
| US5032893A (en) * | 1988-04-01 | 1991-07-16 | Cornell Research Foundation, Inc. | Method for reducing or eliminating interface defects in mismatched semiconductor eiplayers |
| EP0499707B1 (de) * | 1991-02-22 | 1996-04-03 | Asea Brown Boveri Ag | Abschaltbares Hochleistungs-Halbleiterbauelement |
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| US6034417A (en) | 1998-05-08 | 2000-03-07 | Micron Technology, Inc. | Semiconductor structure having more usable substrate area and method for forming same |
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| JPS56124238A (en) * | 1980-03-05 | 1981-09-29 | Hitachi Ltd | Semiconductor device |
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| US4127863A (en) * | 1975-10-01 | 1978-11-28 | Tokyo Shibaura Electric Co., Ltd. | Gate turn-off type thyristor with separate semiconductor resistive wafer providing emitter ballast |
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| JPS5941568B2 (ja) * | 1977-06-02 | 1984-10-08 | 株式会社リコー | 回転制御装置 |
| JPS6043668B2 (ja) * | 1979-07-06 | 1985-09-30 | 株式会社日立製作所 | 半導体装置 |
| JPS56131955A (en) * | 1980-09-01 | 1981-10-15 | Hitachi Ltd | Semiconductor device |
| DE3274035D1 (en) * | 1981-04-30 | 1986-12-04 | Toshiba Kk | Semiconductor device having a plurality of element units operable in parallel |
| JPS57201077A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor switching device |
-
1984
- 1984-02-20 DE DE8484101720T patent/DE3468787D1/de not_active Expired
- 1984-02-20 EP EP84101720A patent/EP0121068B1/de not_active Expired
- 1984-03-22 US US06/592,280 patent/US4596999A/en not_active Expired - Fee Related
- 1984-03-28 JP JP59058560A patent/JPS59184565A/ja active Pending
- 1984-03-28 ES ES1984278464U patent/ES278464Y/es not_active Expired
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3468787D1 (en) | 1988-02-18 |
| US4596999A (en) | 1986-06-24 |
| EP0121068A1 (de) | 1984-10-10 |
| ES278464Y (es) | 1985-04-01 |
| ES278464U (es) | 1984-09-16 |
| EP0121068B1 (de) | 1988-01-13 |
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