JPS59182629A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59182629A JPS59182629A JP58056283A JP5628383A JPS59182629A JP S59182629 A JPS59182629 A JP S59182629A JP 58056283 A JP58056283 A JP 58056283A JP 5628383 A JP5628383 A JP 5628383A JP S59182629 A JPS59182629 A JP S59182629A
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- JP
- Japan
- Prior art keywords
- source
- gate
- inverter
- transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に出力信号の立上シ
１ｆｃは立下ジ波形を鈍化するフッシュプル型の電気回
路を含む半導体集積回路に関する。
１ｆｃは立下ジ波形を鈍化するフッシュプル型の電気回
路を含む半導体集積回路に関する。
近年、電気回路から発生する雑音が２問題任されるよう
になり、出力バッファ等大電流？流すプツシニブル型回
路では、立上シ、及び立下シ波形を意図的に鈍らせる必
要が生じてきた。
になり、出力バッファ等大電流？流すプツシニブル型回
路では、立上シ、及び立下シ波形を意図的に鈍らせる必
要が生じてきた。
第り図は従来のブソ７ユプル型の波形鈍化用回路の一例
の回路図である。
の回路図である。
この回路は直列接続された二つのインバータＩＮＶｌ、
ＩＮＶ２と、このインバータの各々にゲートが接続する
二つのトランジスタｉ’ｒ ｌ 、 Ｔｒ ２ トで構
成され、端子ＩＮから信号が入力され、端子ＯＵＴから
信号が出力される。
ＩＮＶ２と、このインバータの各々にゲートが接続する
二つのトランジスタｉ’ｒ ｌ 、 Ｔｒ ２ トで構
成され、端子ＩＮから信号が入力され、端子ＯＵＴから
信号が出力される。
この回路で、波形の立上ｐ？ｉ−鈍らせたいときはイン
バータＩＮＶ２のドライブ能力ｒ下けれは艮い。
バータＩＮＶ２のドライブ能力ｒ下けれは艮い。
逆に、波形の立下シ全鈍らせたい時にはインバータＩＮ
Ｖ ｌのドライブ能力を下げれは良いが、この時インバ
ータＩＮＶＬはインバータＩＮＶ２もドライブしている
ため、波形の立上シも鈍らせてしまうという欠点がある
。
Ｖ ｌのドライブ能力を下げれは良いが、この時インバ
ータＩＮＶＬはインバータＩＮＶ２もドライブしている
ため、波形の立上シも鈍らせてしまうという欠点がある
。
第２図は従来のプッシュプル型の波形鈍化用回路の他の
例の回路図である。
例の回路図である。
この回路は、第１図に示した回路の欠点を除いた改善さ
れた回路であシ、インバータＩＮＶＩとトランジスタＴ
ｒ２との間に二つのインバータＩＮＶ３ 。
れた回路であシ、インバータＩＮＶＩとトランジスタＴ
ｒ２との間に二つのインバータＩＮＶ３ 。
ＩＮＶ４を接伏してあり、これによりインノ（−タｉＮ
Ｖ ｌのドライブ能力を下げることすくトランジスタＴ
ｒ２に対するドライブを低減させ、波形の立上ｐに影響
なく立下り會鈍らせることができる。
Ｖ ｌのドライブ能力を下げることすくトランジスタＴ
ｒ２に対するドライブを低減させ、波形の立上ｐに影響
なく立下り會鈍らせることができる。
しかしながら、第２図の回路ではインノく一タＩＮＶ３
．ＩＮＶ４の伝搬遅れ時間分たけ立下りのスタートが遅
延するという欠点と、この二つのインバータ？構成する
素子数が増加し、半導体チップの面積を増大させ、それ
に伴ってコスト高を招くという欠点とがある。
．ＩＮＶ４の伝搬遅れ時間分たけ立下りのスタートが遅
延するという欠点と、この二つのインバータ？構成する
素子数が増加し、半導体チップの面積を増大させ、それ
に伴ってコスト高を招くという欠点とがある。
本発明は上記欠点？除き、波形の立下りのスタートの遅
延がなく、素子数を余り増大させることカナく、従って
半導体チップの面積の増大やコスト高を招かない波形鈍
化用の１気回路を含んだ半導体集積回路を提供するもの
である。
延がなく、素子数を余り増大させることカナく、従って
半導体チップの面積の増大やコスト高を招かない波形鈍
化用の１気回路を含んだ半導体集積回路を提供するもの
である。
本発明の半導体集積回路は、信号を入力する第１のイン
バータと、該第１のインバータの出力端に入力端が接続
する第２のインバータと、該第２のインバータの出力端
にゲート（またはベース）が接続されドレイ／（または
コレクタ）が第１の′電源に接続されソース（またはエ
ミッタ）が出力端に接続する電界効果型（ｉ！たはバイ
ポーラ型）の第１のトランジスタと、該第ｌのトランジ
スタのソース（−！たはエミッタ）にドレイ／（または
コレクタ）が接続されソース（またはエミッタ）が第２
の電源に接続する電界効果型（ｌたはバイポーラ型）の
第２のトランジスタとｉＨｆＪｇｅ第ｌのインバータの
出力端にドレイ／が接伏し、ゲートとソースとが接続し
、ソースが前記第２のトランジスタのゲート（またはベ
ース）に接続するデプレッション型ＦＥＴとを半導体基
板に含むことによシ構成される。
バータと、該第１のインバータの出力端に入力端が接続
する第２のインバータと、該第２のインバータの出力端
にゲート（またはベース）が接続されドレイ／（または
コレクタ）が第１の′電源に接続されソース（またはエ
ミッタ）が出力端に接続する電界効果型（ｉ！たはバイ
ポーラ型）の第１のトランジスタと、該第ｌのトランジ
スタのソース（−！たはエミッタ）にドレイ／（または
コレクタ）が接続されソース（またはエミッタ）が第２
の電源に接続する電界効果型（ｌたはバイポーラ型）の
第２のトランジスタとｉＨｆＪｇｅ第ｌのインバータの
出力端にドレイ／が接伏し、ゲートとソースとが接続し
、ソースが前記第２のトランジスタのゲート（またはベ
ース）に接続するデプレッション型ＦＥＴとを半導体基
板に含むことによシ構成される。
次に１本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例の回路図である。
この実施例は、信号を入力する第１のインバータＩＮＶ
ｌと、この第１のインバータの出力端に入力端が接続
する第２のインバータＩＮＶ２と、この第２のインバー
タの出力端にゲートが接続されドレインが第１の電源Ｖ
ＤＤに接続されソースが出力端に接続する電界効果型の
第１のトランジスタＴｒｉと、この第１のトランジスタ
のソースにドレインが接続されソースが第２の電源（大
地）に接続する電界効果型の第２のトランジスタＴｒ２
と。
ｌと、この第１のインバータの出力端に入力端が接続
する第２のインバータＩＮＶ２と、この第２のインバー
タの出力端にゲートが接続されドレインが第１の電源Ｖ
ＤＤに接続されソースが出力端に接続する電界効果型の
第１のトランジスタＴｒｉと、この第１のトランジスタ
のソースにドレインが接続されソースが第２の電源（大
地）に接続する電界効果型の第２のトランジスタＴｒ２
と。
第１のインバータＩＮＶｒの出力端にドレイ／が接伏し
、ゲートとソースとが接続し、ソースが第２のトランジ
スタＴｒ２のゲートに接続するデプレッション型Ｆ Ｅ
’ｌ” ： ’ｌ’ｒ ３とを半導体基板に含んで構成
てれる。尚１図でｇｔｃｏｆｄ第２のトランジスタ’ｌ
’ｒ２のゲート部に存在する容量を等価的に表わしたも
のである。
、ゲートとソースとが接続し、ソースが第２のトランジ
スタＴｒ２のゲートに接続するデプレッション型Ｆ Ｅ
’ｌ” ： ’ｌ’ｒ ３とを半導体基板に含んで構成
てれる。尚１図でｇｔｃｏｆｄ第２のトランジスタ’ｌ
’ｒ２のゲート部に存在する容量を等価的に表わしたも
のである。
との実施例の回路では、第２のトランジスタ１゛ｒ２の
入力信号線（ゲート）にデブレッシ＝！７型ＦＥＴ 二
Ｔｒ３を接続することにより第２のトランジスタＴｒ２
のゲート容量ＣＧに流れ込む電流全制限し、インバータ
ＩＮＶ ２への入力信号が急峻でめっでも、第２のトラ
ンジスタＴｒ２の入力電圧４徐々に上昇させ、立上シに
影響なく、立下り波形を鈍らせることができる。しかも
、第２図に示した回路と比べると大幅に素子数を減らず
ことがでさ、立下りのスタートの遅延がなく、半導体チ
ップ面ｆＡの縮／Ｊ％とコスト低減が計れる。また、第
１図の回路と比べても、ＦＥＴが一つ増えるだけで半導
体チップの面積をほんの僅ρ・増太芒せるだけでコスト
には殆んど影響？与えない。
入力信号線（ゲート）にデブレッシ＝！７型ＦＥＴ 二
Ｔｒ３を接続することにより第２のトランジスタＴｒ２
のゲート容量ＣＧに流れ込む電流全制限し、インバータ
ＩＮＶ ２への入力信号が急峻でめっでも、第２のトラ
ンジスタＴｒ２の入力電圧４徐々に上昇させ、立上シに
影響なく、立下り波形を鈍らせることができる。しかも
、第２図に示した回路と比べると大幅に素子数を減らず
ことがでさ、立下りのスタートの遅延がなく、半導体チ
ップ面ｆＡの縮／Ｊ％とコスト低減が計れる。また、第
１図の回路と比べても、ＦＥＴが一つ増えるだけで半導
体チップの面積をほんの僅ρ・増太芒せるだけでコスト
には殆んど影響？与えない。
上記実施例及び従来例の説明では第ｌ及び第２のトラン
ジスタに亀界効果型トラ／ンスタ奮用いて説明したが、
これはバイポーラ・トランジスタで置換えることができ
る。そのとさ、ゲート、ソース、、）”レイ／ｎ−すれ
ぞｈベース、エミッタ、コレクタと抗層える。バイポー
ラ・トランジスタを用いる場合は、ＮＰＮがＰＮＰかに
よって波形の反転を生ずるので、ＮＰＮとＰＮＰの使い
分けをしなければならないことは当然のことである。
ジスタに亀界効果型トラ／ンスタ奮用いて説明したが、
これはバイポーラ・トランジスタで置換えることができ
る。そのとさ、ゲート、ソース、、）”レイ／ｎ−すれ
ぞｈベース、エミッタ、コレクタと抗層える。バイポー
ラ・トランジスタを用いる場合は、ＮＰＮがＰＮＰかに
よって波形の反転を生ずるので、ＮＰＮとＰＮＰの使い
分けをしなければならないことは当然のことである。
以上詳細に説明したように、本発明によれば。
デプレッション型ＦＥＴを一つ追加させるだけで。
波形の立下りのスタートを遅延させることがなく波形を
鈍化させる回路が得られ、かつ半導体チップ面積の増大
とコスト高を招かずに波形鈍化用回路全台んだ半導体集
積回路が得られるのでその効果は太きい。
鈍化させる回路が得られ、かつ半導体チップ面積の増大
とコスト高を招かずに波形鈍化用回路全台んだ半導体集
積回路が得られるのでその効果は太きい。
第１図は従来のプッシュプル型の波形鈍化用回路の一例
の回路図、第２図は従来のプッ７−グル型の波形鈍化用
回路の他の例の回路図、第３図は本発明の一実施例の回
路図である。 ＩＮ ・・・・・・入力端子、ｌＮＶｔ、ＩＮＶ２．Ｉ
ＮＶ３ 。 ＩＮＶ’４・・・・・・インバータ、０ＬＩＴ・・・・
・・出力端子、Ｔｒｌ・・・・・・第１のトランジスタ
、Ｔｒ２・・・・・・第２のトランジスタ、Ｔｒ３・・
・・・・デプレッンｇ／型ＦＥ’Ｉ’。 ｃＧ・・・・・・第２のトランジスタのゲー） ’Ｊｔ
ｔ、 ＶＤＤ第１の電源。
の回路図、第２図は従来のプッ７−グル型の波形鈍化用
回路の他の例の回路図、第３図は本発明の一実施例の回
路図である。 ＩＮ ・・・・・・入力端子、ｌＮＶｔ、ＩＮＶ２．Ｉ
ＮＶ３ 。 ＩＮＶ’４・・・・・・インバータ、０ＬＩＴ・・・・
・・出力端子、Ｔｒｌ・・・・・・第１のトランジスタ
、Ｔｒ２・・・・・・第２のトランジスタ、Ｔｒ３・・
・・・・デプレッンｇ／型ＦＥ’Ｉ’。 ｃＧ・・・・・・第２のトランジスタのゲー） ’Ｊｔ
ｔ、 ＶＤＤ第１の電源。
Claims (1)
- 信号を入力する第１のイ／ノク一夕と、該第１のインバ
ータの出力端に入力端が接続する第２のインバータと、
該第２のイ／ノ（−夕の出力端にゲート（＝またはベー
ス）が接続されドレイ／（またはコレクタ）が第１の電
源に接続されソース（またはエミッタ）が出力端に接続
する電界効果型（またはバイポーラ型）の第１のトラン
ジスタと、該第１のトラン２スタのソース（またはエミ
ッタ）にドレイン（またはコレクタ）が接続されソース
（またけエミッタ）が第２の電源に接続する電界効果型
（またはバイポーラ型）の第２のトラン２スタと、前記
第１のインバータの出力端にドレイ／が接続し、ゲート
とソースとが接続し、ソースが前記第２のトラン２スタ
のゲート（またはベース）に接続するデプレッション型
Ｆ Ｅ ’１”とを半導体基板に含むこと’に％徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056283A JPS59182629A (ja) | 1983-03-31 | 1983-03-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056283A JPS59182629A (ja) | 1983-03-31 | 1983-03-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59182629A true JPS59182629A (ja) | 1984-10-17 |
Family
ID=13022767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056283A Pending JPS59182629A (ja) | 1983-03-31 | 1983-03-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876778A (en) * | 1987-03-30 | 1989-10-31 | Toyo Radiator Co., Ltd. | Method of manufacturing a motorcycle radiator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530211A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Switching circuit |
| JPS5834440B2 (ja) * | 1972-11-28 | 1983-07-26 | 日本電気株式会社 | タンケツシヨウノセイゾウホウホウ |
-
1983
- 1983-03-31 JP JP58056283A patent/JPS59182629A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834440B2 (ja) * | 1972-11-28 | 1983-07-26 | 日本電気株式会社 | タンケツシヨウノセイゾウホウホウ |
| JPS5530211A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Switching circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876778A (en) * | 1987-03-30 | 1989-10-31 | Toyo Radiator Co., Ltd. | Method of manufacturing a motorcycle radiator |
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