JPS5917862B2 - 半導体スイツチ素子 - Google Patents

Description

【発明の詳細な説明】 この発明は、トランジスタのコレクタ・ベース間にゲー
ト逆バイアスを行うサイリスタを接続した三層四層複合
電力半導体素子の改良に関する。

’０ トランジスタのコレクタ・ベース間にゲート逆バ
イアスを行うサイリスタを接続し、トランジスタのベー
ス電流を上記サイリスタにより制御するものにおいて、
これを一つの半導体ウェハに形成した複合電力半導体素
子が提案されている（特公’５ 昭４９−３５０２８号
公報参照）。この原理構造を第１図に示す。同図ａは、
第２面（トランジスタエミッタ側）の図、ｂは上記ａ図
のＨ３−Ｈ３ラインで切つた断面図、ｃは同Ｈ１−Ｈｌ
ラインで切つた断面図、ｄは同Ｈ２−Ｈ２ラインで切つ
た断面ｊ０図である。図において、Ｎｉは第１導電性の
第１半導電体層でトランジスタコレクタ層、Ｐ３は第２
半導体層でトランジスタベース層、ｎ３は第１導電性の
第３半導体層でトランジスタエミッタ層、Ｐ１は第２導
電性の第４半導体層でサイリスタア■５ ノード層、Ｎ
ｉは第１導電性の第５半導体層でサイリスタベース層で
あり上記Ｎｉ層とつながりを持つ対等レベル層をなす。
Ｐ４は第２導電性の第６半導体層でサイリスタゲート層
であり上記Ｐ３とつながりを持つ対等レベル層Ｐ２をな
す。Ｎ４は第１導電性の第７半導体層でサイリスタカソ
ード層であり、上記Ｎ３と対等レベル層をなす。３・１
は第１半導体層Ｎ１及び第４半導体層Ｐ１の第１面側露
出面にオーミツクコンタクトする第１コンタタト（コレ
クタコンタクト）で第１主電流端子（コレクタ端子）Ｃ
に接続される。

３２は第２半導体層Ｐ３の第２面側露出面にオーミツク
コンタクトする第２コンタクト（ベースコンタクト）、
３３は第３半導体層Ｎ３の第２面側露出面にオーミツク
コンタクトする第３コンタクト（エミツタコンタクト）
で第２主電流端子（エミツタ端子）に接続される。

３４は第６半導体層Ｐ４の第２面側露出面にオーミツク
コンタクトする第４コンタクト（ゲートコンタクト）で
ゲート端子Ｇに接続される。

３５は第７半導体層Ｎ４の第２面側露出面にオーミツク
コンタクトする第５コンタクト（カソードコンタクト）
で、上記第２コンタクト３２に接続されるか又は共通コ
ンタクトをなす。

さて、第１図ｂは第１図Ａ，ｂ，ｃの右側三層トランジ
スタ部の断面図に相当する。

そして、サイリスタ部ＣＲ領域に、ゲート電流をＧ−Ｅ
間に与えると、Ｇ−Ｐ４−Ｎ４−３５，３２−Ｐ３−Ｎ
３３３−Ｅのルートでゲート電流が与えられ、Ｃ３ｌ−
Ｐ１−Ｎ１′−Ｐ４−Ｎ４−３５，３２−Ｐ３ｎ３−３
３−Ｅのルートでサイリスタ部アノード電流が流れ、上
記ルートがトランジスタ部ＴＲのベース電流即ちＰ３−
Ｎ３電流となるので、トランジスタ部を通電し、Ｃ−３
１−Ｎ１−Ｐ３−Ｎ３３３−Ｅを介してトランジスタ部
コレクタ電流が通電する。又、サイリスタ部ＣＲにゲー
ト逆バイアスを、Ｅ−３３−Ｎ３−Ｐ３−３２，３５−
Ｎ４−Ｐ４−Ｇなるルートで印加すると、サイリスタ部
ＣＲがゲートターンオフする。

即ち、主トランジスタＴＲの蓄積キヤリアやエミツタ電
流が大きいものとすると、上記ルートでサイリスタをゲ
ートターオフするに要するゲート逆バイアス電流をサイ
リスタ部に与えることができ、ゲートターンオフサイリ
スタ動作させることができる。ところで、上記従来構造
及び動作において、次の問題がある。

即ち、サイリスタ部をゲートターンオフさせる場合、こ
のゲート逆バイアスによるターンオフを容易ならしめる
ためには、サイリスタ部を先にターンオフさせ、主電流
を全てトランジスタに負担させ、ひいてはサイリスタ部
のゲート逆バイアスによるキヤリア放出及びアノード電
流カツトオフ進行に伴う再印加順電圧の上昇を抑制する
のが良い。即ち、トランジスタのまら導電的である期間
（即ちトランジスタの蓄積期間）中にサイリスタＣＲの
ゲートターンオフ（蓄積キヤリア放出と電流の大略カツ
トオフ）を完了させるのがよい。ところが、トランジス
タ部に蓄積キヤリアが多量に残存しているトランジスタ
ターンオフ過度期間及びトランジスタ部が活性動作領域
に入つてまだコレクタ電流が流れていて且つコレクタ電
圧が上昇して来るターンオフ過度期間（再印加順電圧上
昇期間）を、上記サイリスタの電流カツトオフ後に通過
しなければならない。

かかるトランジスタターンオフ過渡期間中、トランジス
タのコレクタ電流の分流電流（横広がり電流）やキャリ
ア拡散を生じ、第１図Ｃ，ｄの点線矢印のようにサイリ
スタベース層及びゲート層へキャリアが注入される現象
を生じる。

このため、サイリスタ部は順電上昇に伴つて電流増幅率
も増加して来るので、サイリスタが再点孤する。

あるいは又、ゲート逆バイアスが非常に強く、且つ継続
されていれば、再点孤されないまでもゲート逆バイアス
とバランスしつつ電流が長らく流れつづけようとする。
上記の如くトランジスタ部とサイリスタ部との半導体層
結合のために、サイリスタ部のゲートターンオフが困難
になつたり、強大なゲート逆バイアス電流の必要を生じ
たり、総合ターンオフが遅れたりすると云う問題を生じ
る。

又、サイリスタ部をゲート逆バイアスすると、トランジ
スタ部のベース領域Ｐ３も影響を受け、サイリスタ部に
近い程ターンオフが早く進行し、逆に遠い領域にターン
オフ過渡電流が集中する問題を生じる。即ち、総じてタ
ーンオフ特性が悪化する欠点があつた。この発明は、上
記従来の欠点を解消すべくなされたもので、ターンオフ
特性を改善することを目的とする。

第２図はこの発明による半導体素子の半導体ウエハの一
実施例を示す概念構造図で，同図ｂは第２面側から見た
図、Ｐ３，ｎ３，ｐ４，ｎ４，Ｔ２各層露出面パターン
図、ａは上記ｂにてＨ−Ｈラインで切断した断面図であ
る。

この発明の実施例において、サイリスタＣＲ部とトラン
ジスタＴＲ部との間に分離帯Ｘｌ，Ｘ２を設ける。Ｘ１
は第１面側から見た分離帯、Ｘ２は第２面側から見た分
離帯である。第１面側分離帯には、アノード層Ｐ１が露
出面を持たない。第２面側分離帯Ｘ２には、ゲート層Ｐ
４及びベース層Ｐ３とのつながりを持つ同一層Ｐ２が露
出面を持つ。Ｎｘは分離帯Ｘ２に隣接する第７半導体層
Ｎ４の一部、Ｎ，は分離帯Ｘ２に隣接する第３半導体層
Ｎ３の一部である。Ｎ２はＮ３とＮ４とを合せた第１導
電性の半導体層（エミツタ層）の集合で、（Ｎ３，ｎ４
，ｎＸ，ｎ，）を含む。

更に、コレクタ層Ｎ１とトランジスタベーース層Ｐ３と
の境界域は第１ＰＮ接合Ｊ１を形成し、トランジスタベ
ース層Ｐ３とトランジスタエミツタ層Ｎ３との境界域は
第２ＰＮ接合Ｊ２を形成し、サイリスタアノード層Ｐ１
とサイリスタベース層Ｎ／との境界域は第３ＰＮ接合Ｊ
３を形成し、サイリスタベース層ｖとサイリスタゲート
層Ｐ４とは第４ＰＮ接合Ｊ４を形成し、サイリスタゲー
ト層Ｐ４とサイリスタエミツタ層Ｎ４とは第５ＰＮ接合
Ｊ５を形成する。そして第４ＰＮ接合Ｊ４は第１ＰＮ接
合Ｊ１と連続な接合面であり、電圧を阻止するための空
乏層はこのＪ４，Ｊｌ接合域の両側に広がつて生じる。
〃 特にＮｌ，Ｎｌ層側に広がる空乏層を形成せしめる。

このために、Ｎ１層は更に高抵抗率層Ｎ２（１）と低抵
抗率層（不純物濃度力塙い）ｎ１とからなり、Ｎ／もＮ
２とｎ＋１とからなることが望ましい。上記第２図にて
、分離帯Ｘ２は、ベース層Ｐ３とゲート層Ｐ４との間の
抵抗を高抵抗にする。前記第２図半導体ウエハは、第３
図〜第５図に示す各実施例のようにコンタクトを設ける
。

第３図は、コンタクトを設けた一実施例を示す概念構造
図で、第１コンタクト３１はトランジスタコレクタ部コ
ンタクト３１ａとサイリスタアノード部コンタクト３１
ｂとからなり、分離帯Ｘ１露出面域にはオーミツクコン
タクトを設けない。あるいは、全層薄膜によるコンタク
ト３１を全面に設けて、分離帯部に凹部を持つ電極（銅
プロツク、銅基板、タングステン基板、モリブデン基板
、銅メツキないし他の良導電性全層メツキを施した他の
層基板など）１を圧接しないロウ付する。あるいは、分
離帯部に対応した切り欠き（打ち抜き）穴を持つ仲介ス
ペーサ板（上記電極と同様材料）をはさみ込む。このよ
うにして、非接触面ないし高抵抗率接触面域ＣＯを設け
ることができる。

又、第２面分離帯Ｘ２においては、サイリスタ部カソー
ドコンタクト３５及びトランジスタベースコンタクト３
２と共に１体（１面）のコンタクトを形成する第１分離
帯コンタクト（シヨートコンタクト）４１を設け、４１
は分離帯に隣接したカソード層部分Ｎｘと分離帯に露出
したＰ２層（ゲート層Ｐ４やトランジスタベース層Ｐ３
とつながりを持つ）とをカソードコンタクト及びベース
コンタクト３２，３５にシヨートする。

上記にて第２面の各コンタクトのパターン図第３図ｂの
ようになる。

同図にて、コンタクトを他のコンタクトとの境界は１本
の線で略記したが、同図引き出し矢印で円内拡大図を示
すように、各コンタクト境界は分離されている。カソー
ド・ベースリード端子ＫＢは必ずしも必要ではないが、
これをリードアウトしておくことにより、サイリスタを
ゲートターンオフして後、トランジスタにベース逆バイ
アスをかけトランジスタのターンオフ特性を改善できる
。

又、サイリスタをターンオフさせる時、トランジスタが
即座に追従してターンオフ開始（再印加順電圧上昇）す
るとサイリスタのターンオフが困困難になるが、Ｇ−Ｅ
端子間逆バイアスを行うと、この問題を生じる。特に、
サージ電流耐量を大きくすべく、サイリスタ部の占有ウ
エハ面積比率を大きくすると上記問題を生じる。これに
対し、ＫＢ端子を設けておくと、Ｇ−ＫＢ端子間を逆バ
イアスすることにより、サイリスタ部のみを独立逆バイ
アスでき、サイリスタを先行ターンオフできるので順電
圧が低い間にサイリスタのターンオフを完了できる。更
に又、サイリスタのゲートターンオフを容易にするため
に、Ｇ−ＫＢ間を逆バイアスし、且つＫＢ−Ｅ間を順バ
イアス（パルスで所定短時間）することができる。そし
て、これらサイリスタのゲートターンオフを容易に行わ
しめて後、ＫＢＥ間又はＧ−Ｅ間を逆バイアスすれば、
トランジスタのターンオフ速度も改善される。これら、
ＫＢ端子もリードアウトすることにより、総合ターンオ
フ特性（容易さ、速度）を大巾に改善でき、大電力素子
や高速度素子に適するものである。さて、上記各コンタ
クトは、ロウ付リード線や圧接電極によりパツケージ外
部端子に引出すことができる。第３図実施例において、
分離帯Ｘ２は次のように作用する。

トランジスタのコレクタ層Ｎ１及びベース層Ｐ３からサ
イリスタのベース層Ｎ／及びゲート層Ｐ４へ向うからキ
ャリアの拡散及び電流の分流が、分離帯の横広がり抵抗
（薄いフイルム抵抗）や分離帯での再結合作用により阻
止される。

又、更に漏れて来るキャリア（あるいは電流）は、シヨ
ートコンタクト４１にとらえられると共に、シヨートさ
れた層で更に阻止される。ＮｘとＮ／とにはさまれたＰ
２域は、極めて薄く、高抵抗を呈する。他方、シヨート
コンタクト４１にオーミツクコンタクトされたＰ２域の
タテ方向抵抗は極めて低抵抗である（薄く且つ広い面を
持つ）から、上記漏れ電流は４１にとらえられる。又、
上記タテ方向抵抗が小さいので、Ｎｘ層とＰ２との接合
に印加される漏れ電流による電圧は無視することができ
、このＮＸ／Ｐ２接合のしきい（スレツシヨールド）電
圧より充分低い。又、上記分離帯の横方向高抵抗は、ゲ
ート逆バイアス電圧がトランジスタのＰ３へ伝わり、ト
ランジスタ内での２ターンオフ進行度合と電流２分布の
不均一となるのを防止する。以上の作用により、トラン
ジスタ部からサイリスタ部への漏れ電流やキャリア拡散
を防止できる。

従つて、サイリスタ部のゲートターンオフ特性が改善さ
れる。第４図は、この発明の他のコンタクト実施例を示
す概念構造図である。

半導体ウエハは、前記第２図において、更に第２面分離
帯Ｘ２に、Ｐ２層切徐部Ｓを設ける。かかる切除はベベ
リングと同じく研磨加工法などにより行うことができる
。更に分離帯に近接した層はカソード層Ｎ４として有効
に利用すべくカソードコンタクト３５にオーミツクコン
タクトする。このに接し且つ分離帯に隣接するＰ２層の
露出面はゲートコンタクト３４に接続された第２分離帯
コンタクト４２にオーミツク接触させる。又、Ｎ，露出
面及びＮ，に接し且つ分離帯に隣接するＰ２層の露出面
は第３分離帯コンタクト４３にオーミツク接触させ、更
にエミツタコンタクト３２に接続する。即ち４３はトラ
ンジスタ側分離帯側のベース層をシヨートエミツタする
ものである。尚、｛４３と３２｝｛４２と３４｝，｛３
２と３５｝夫々同一連結コンタクトであつてよい。第４
図実施例の作用は、先づ第１に、トランジスタ部からサ
イリスタ方向に漏れようとする電流及びキャリアを、ト
ランジスタの分離帯側シヨートエミツタコンタクト４３
でエミツタコンタクト３２へバイパスさせる。

第２に、更に切除部のＰ２層のフイルム抵抗により、ト
ランジスタベース領域とサイリスタゲート領域との間の
抵抗（ＧＢ間抵抗）を大きくする。これはサイリスタを
逆バイアスする時、ＫＢ−３２−Ｐ３−Ｐ３−Ｐ４−３
４−Ｇなるルート叉は、ピ一３３−Ｎ３−Ｐ３−Ｐ２−
Ｐ４−３４−Ｇなるルートで、ゲート逆バイアスすべき
電流がトランジスタ側へ漏れてしまい、肝心のサイリス
タカソード・ゲート間に逆バイアス電圧（又は逆バイア
ス電流）が印加されなくなる廻り込み現象を阻止する。
又、この廻り込みにより、トランジスタのターンオフが
不均一となり、ひいては最終的にトランジスタがターン
オフする時、そのターンオフスイツチングパワ一が反サ
イリスタ側の面積領域に集中することを防止する。第３
に、更にトランジスタ部からサイリスタ部へ漏れて来る
電流を、第２分離帯コンタクト４２でとらえ、ゲート逆
バイアスと並行して分離隣接カソード層Ｎｘに到達する
ことを阻止する。上記第４図実施例は、上記切除部Ｓに
より、狭い分離帯巾で、Ｇ−Ｂ間抵抗を大きくでき、ゲ
ート逆バイアスが効果的に働く。又、分離帯側にゲート
面及びゲート電極４２を設けることにより、漏れ電流を
確実に引き出す（ＮＸ，ｎ４へ到達させない）ことがで
きる。しかもこの作用がＧ−Ｂ間高抵抗により一層よく
働く。即ち、Ｎｘ近傍の逆バイアス電圧を高くすること
ができる。換言すれば、狭い分離帯で高いＧ−Ｂ間抵抗
を得ることができる。

更に又、第４図において、ＫＢ−Ｅ間逆並列ダイオード
Ｄを設けると、Ｅ−Ｇ間にゲート逆バＫＥイアスしても
、大部分の逆バイアス電圧がＧ−Ｋ間即ちサイリスタに
対して印加され、Ｂ−Ｅ間には余り印加されない。

従つて、サイリスタの先行優先ゲートターンオフ作用を
確保し且つＫＢ端子の省略が可能となる。第５図は、更
に改良した他の一実施例を示す図で、前記第２図実施例
の半導体ウエハにおいて、第２面分離帯のＰ２層に、ト
ランジスタエミツタやサイリスタカソードと同様に第１
導電性の半導体層ｎを形成する。

このｎは前述第４図実施ＳＳ例の切除部Ｓと同じくＧ−
Ｂ間抵抗を高くする効果を持つ。

この分離帯遊びエミツタ層ｎはコンＳダクトを持たない
オープンエミツタ（第５図ａにてコンタクト４４を設け
ない）にするか、又は、第３分離帯コンタクト４３と連
結（同−１体形成）したコンタクト４４を設けてシヨー
トエミツタにする。

第５図ｂは前者のオープンエミツタＮ８の場合の第２面
コンタクトパターン図である。第５図実施例は、切除加
工プロセスが不要で、Ｎ２やＮ４と同時にＮ８を形成で
きるので、製造プロセスが簡略化され、しかも第４図実
施例と同様のトランジスタ→サイリスタ間漏れ電流阻止
効果及びサイリスタゲートターンオフ作用向上効果を発
揮する。又、第５図において、分離帯にシヨートエミツ
タ４３を設けると、逆方向ダイオードＰ２−Ｎ１領域が
得られる。

この逆導電性を積極的に利用すれば、トランジスタと逆
並行のダイオードを具備する逆導通トランジスタスイツ
チ素子が得られる。

第６図は、この発明の他の一実施例を示す概念構造図で
、同図ａは半導体ウエハの第２面側露出面のパターン図
、同図ｂは半導体ウエハの第２面側からの斜視図で１部
断面を示す図である。

上記半導体ウエハに対する第２面コンタクトパターン図
をｂに示し、このラインＨ−Ｈで切断した断面図ｄに示
す。この実施例は、トランジスタ部は前述第２図〜第５
図と同様である。第２面側分離帯Ｘ２は、遊びエミツタ
ｎとこの部分コンタクトＳ４４、第２分離帯コンタクト
４２、第３分離帯コンタクト４３を備える。

ゲートコンタクト３４の連結集合部が分離帯側に位置し
、上記第２分離帯コンタクト４２を形成する。そして、
カソードコンタクト３５とトランジスタベースコンタク
ト３２とは、分離帯によつて分断する。

これに伴い、３４，３２間を接続する渡り電路６０を設
ける。

この渡り電路６０は凸ろ付ジャンパ線などで得られる。
上記第６図実施例は、分離帯側にゲートコンタクト４２
が入り、且つサイリスタ占有面とトランジスタ占有面と
を結ぶゞコンタクト類とＰ２層露出面と２による連結を
完全に断ち切ることができる。

従つて、Ｇ−Ｂ間抵抗を更に高くできる。以上の実施例
は大略四角形の半導体ウエハ形状の例を示したが、円形
状ウエハの場合にも適用できる。即ち第２図〜第７実施
例は、円形状ウエハにおける曲率パターンを、線形パタ
ーンに変形展開したものに相当する。逆に、前述線形構
造パターンを自由な曲率パターンに変形することができ
る。第７図は、第２図の半導体ウエハ構造パターンを、
円形パターンに変形したものがある。

円形パターンに変形する時、サイリスタ部を内円にする
方法と、サイリスタ部を外円にする方法とがある。その
他、円形半導体ウエハ面を、適宜に分割することができ
る。第７図実施例は、サイリスタ部を内円に位置せしめ
た一実施例である。

同図ｂは第２面側から見た図、同図ａは上記ｂのライン
Ｈ−Ｈで切断した断面図、同図ｃは上記ｂのだ円内の拡
大図、ｄは上記ｃのだ円で切り出しただ円柱の断面図で
ある。同図において、Ｘ２２は第２分離帯コンタクト（
ゲートコンタクト）４２の面域、Ｘ２３は第３分離帯コ
ンタクト（シヨートエミツタコンタクト）４３の面域、
Ｘ３Ｏはコンタクトを持たないＰ２層露出面の面域であ
る。これらの作用は、前述第２図〜第６図と同様である
。上記第７図の円形パターン構造は、フラツトパツケー
ジ形の大電力半導大スイツチ素子に適する。

この場合、ゲートコンタクト３４は中心部に圧接又はロ
ウ付したリード線でパツケージ外に引き出すことができ
る。又、カソード・ベースコンタクト３５，３２も同様
である。更に又、エミツタコンタクト３３は圧接により
引き出される。即ち、前述の凸面パターンを持つ銅プロ
ツクや、同一パターンで抜き出した仲介スペーサを用い
て圧接することができる。同様にコレクタ・アノードコ
ンタクト３１ａ，３１ｂも圧接によりリードアウトでき
る。この時、基板１をモリブデンやタンクズテンを用い
て、３１ａ，３１ｂにロウ付し、更にその上に銅プロツ
クを圧接する。以上はＮＰＮトランジスタとＰＮＰＮサ
イリスタとの組合せの如き記写で例示したが、ＰＮＰ形
トランジスタとＮＰＮＰ形サイリスタであつてよい。

又ＰＮＰ形とＰＮＰＮ形との組み合せやＮＰＮ形とＮＰ
ＮＰ形との組合せでもよい。尚実施例のＰ，Ｎ，ｎなど
は夫々Ｐ形やＮ形半導体を限定する記号ではなく、互い
に逆導電性であることを意味する。以上、この発明によ
れば、トランジスタとサイリスタとを同一半導体ウエハ
に形成し、上記サイリスタを上記トランジスタのコレク
タ・ベース間に接続するものにおいて、分離帯Ｘの領域
の半導体層Ｐ２に分離帯コンタクト４１〜４４を設け、
かつこれを第２電極３２、第３電極３３又は第４電極３
４のいずれかに接続したので、上記トランジスタのベー
ス及びコレクタから、上記サイリスタのゲートやサイリ
スタベース層Ｎ／へ電流やキヤリアが侵入するのを防止
する機能を向上できる。

特に分離コンタクト４２を第４電極３４に接続すれば、
サイリスタのゲート逆バイアスによつて上記サイリスタ
部のゲート域に侵入して来るキヤリアをゲ゛一トへ引き
出すことができ、ターンオフ特性を更に改善できる。こ
のように、サイリスタとトランジスタとの複合素子のタ
ーンオフ特性を改善することができる。

【図面の簡単な説明】

第１図は従来の一実施例を示す概念構造図、第２図はこ
の発明の一実施例を示す半導体ウエハの概念構造図、第
３図〜第５図は主として第２図半導体ウエハに対応する
この発明の夫々一実施例を示すコンタクトをつけた概念
構造図、第６図および第７図はこの発明の更に他の異な
る実施例を示す概念構造図である図において、Ｎ１ ：
第１半導体層（第１導電性）（トランジスタコレクタ層
）、Ｐ３：第２半導体層（第２導電性）（トランジスタ
ベース層）、Ｎ３：第３導導体層（第１導電性）（トラ
ンジスタエミツタ層）、Ｐ１ ：第４半導体層（第２導
電性）（サイリスタ第１エミツタ層：ＰＮＰＮ形の時ア
ノード層）、Ｎ／：第５半導体層（第１導電性）（サイ
リスタ第１ベース層：ＰＮＰＮ形時のベース層）、Ｐ４
：第６半導体層（第２導電性）（サイリスタ第２ベース
層：Ｐゲート形の時ゲート層）、Ｎ４：第７半導体層（
第１導電性）（サイリスタ第２エミツタ層：ＰＮＰＮ形
の時カソード層）、Ｊ１ ：第１ＰＮ接合（Ｎ１とＰ３
との境界域）、Ｊ２：第２ＰＮ接合（Ｐ３とＮ３との境
界域）、Ｊ３：第３ＰＮ接合（Ｐ１とＮ／との境界域）
、Ｊ４：第４ＰＮ接合（Ｎ，′とＰ４との境界域）、Ｊ
５：第５ＰＮ接合（Ｐ４とＮ４との境界域）、ＣＲ：サ
イリスタ部（Ｎｌ，ｐ３，ｎ３，Ｊｌ，Ｊ２）ＴＲ：ト
ランジスタ部（Ｐｌ，Ｎ／，Ｐ４，ｎ４，Ｊ３ラＪ４ｌ
Ｊ５））Ｘ：分離帯ＸＸｌ：第１面側分離帯、Ｘ２：第
２面側分離帯、Ｐ２：分離帯域にあつて、第２半導体層
Ｐ３と第６半惇体層Ｐ４とつながりを持つ連続半導体層
、Ｐ２：第２半導体層Ｐ３と第６半導体層Ｐ４と分離帯
のＰ２とを含む全体（Ｐ３，Ｐ４，Ｐ２）、３１：第１
コンタクト（第１半導体層及び第４半導体層とオーミツ
ク接触）、３２：第２コンタクト（第２半導体層とオー
ミツク接触）、３３：第３コンタクト（第３半導体層と
オーミツク接触）、３４：第４コンタクト（第６半導体
層とオーミツク接触）、３５：第５コンタクト（第７半
導体層とオーミツク接触）。

Claims (1)

【特許請求の範囲】
1. １ １つの半導体ウェハの第１部分に形成される三層ト
   ランジスタ部と上記ウェハの第２部分に形成された四層
   サイリスタ部とを備え、上記三層部は第１面に露出面を
   占有して第１電極３１にオーミック接触される第１導電
   性の第１半導体層Ｎ＿１と、第２面に露出面を占有し且
   つ上記第１半導体層と第１ＰＮ接合Ｊ＿１を形成すると
   共に第２電極３２にオーミック接触される第２導電性の
   第２半導体層Ｐ＿３と、第２面に露出面を占有し且つ上
   記第２半導体層と第２ＰＮ接合Ｊ＿２を形成すると共に
   第３電極３３にオーミック接触される第１導電性の第３
   半導体層ｎ＿３とからなり、上記四層部は、第１面に露
   出面を占有して上記第１電極３１に接続される第２導電
   性の第４半導体層Ｐ＿１と、上記第４半導体層と第３Ｐ
   Ｎ接合Ｊ＿３を形成する第１導電性の第５半導体層Ｎ＿
   １′と、上記第５半導体層と第４ＰＮ接合Ｊ＿４を形成
   すると共に第２面に露出面を占有して第４電極３４にオ
   ーミック接触される第２導電性の第６半導体層Ｐ＿４と
   、上記第６半導体層と第５ＰＮ接合Ｊ＿５を形成すると
   共に第２面に露出面を占有して上記第２電極３２に接続
   される第５電極３５へオーミック接触される第１導電性
   の第７半導体層ｎ＿４とからなり、更に、第１ＰＮ接合
   Ｊ＿１と第４ＰＮ接合Ｊ＿１′とは、上記同一ウェハ内
   に形成されたＰＮ接合の互に異なる面領域を分割占有し
   たものにおいて、更に、上記三層部と上記四層部との上
   記分割境界に分離帯域Ｘを設け、上記分離帯域にあつて
   上記第２半導体層Ｐ＿３及び上記第６半導体層Ｐ＿４と
   同一導電形の第８半導体層部分Ｐ＿２の上記第２面側露
   出面にオーミック接触される分離帯コンタクトを備え、
   上記第２、第３、第４電極の内の少なくとも１つに上記
   分離帯コンタクトを接続したことを特徴とする半導体素
   子。