JPS59178544A - Memory access circuit - Google Patents
Memory access circuitInfo
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- JPS59178544A JPS59178544A JP5426183A JP5426183A JPS59178544A JP S59178544 A JPS59178544 A JP S59178544A JP 5426183 A JP5426183 A JP 5426183A JP 5426183 A JP5426183 A JP 5426183A JP S59178544 A JPS59178544 A JP S59178544A
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- memory
- data
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Abstract
Description
【発明の詳細な説明】
発明の技術分野
本発明はマイクロ命令に従って動作するプロセッサシス
テムにおいて、データメモリのアドレスを発生するため
のメモリアクセス回路にW[するものである。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a memory access circuit for generating addresses of data memory in a processor system that operates according to microinstructions.
従来孜術と問題点
マイクロ命令に従って動作するプロセッサシステムとし
ては、例えばディジタル偏号処理装傷4(DSP)があ
る。DSPにおいては例えば音声信号をテイジタル的に
処理してテイジタルフィルタの様態を実現したシ、音声
合成を行ったりする条の46号処理を行うが、このよう
な処理は一般にその目的に応じて種々の関数に従って、
大菫のテークを関連に実時間で演算して所望の伝達関数
を実現することによって行われるものであシ、この場合
の演算は通常、四則演算のような簡単な計算に帰一でき
るものであることが多い。このような計算は一般にデー
タメモリを用意しておいて、これに計算に必賛なテーク
と百1算結果のテークを蓄積しておき、計算の進行に応
じてアドレスを指定し又メモリからテークを読出して演
算部に与えることによって惰われる。Conventional Technology and Problems An example of a processor system that operates according to microinstructions is a digital decoding processor (DSP). In a DSP, for example, a digital filter is realized by digitally processing an audio signal, and the process No. 46 of Article 46 is performed to perform voice synthesis. Generally, such processing is performed in various ways depending on the purpose. According to the function of
It is performed by calculating the desired transfer function in real time by relating the takes of the large violet, and the calculations in this case can usually be reduced to simple calculations such as four arithmetic operations. There are many cases. Generally, for such calculations, a data memory is prepared, in which the takes required for the calculation and the take of the 101 arithmetic results are stored, and addresses are specified as the calculation progresses, and the takes are taken from the memory. is read out and given to the arithmetic unit.
このようなテークメそりにおけるテークの#積と読出し
の方法としては、最も単純にはメモリの0帯地から順に
テークを族込んでおいて、0柑地から順に読出して計算
に用いるようにし、ある番地のテークを出力したらアド
レスを1香地進めて、次の番地のテークを読出すように
すればよい。しかしながらDSPにおける演算方法は必
ずしも常に上述のようにf+il単ではなく、従ってデ
ータメモリに対するアクセス方法としても、棹々のもの
が必要となる。The simplest method for multiplying and reading takes in such a take mesori is to store the takes in order from the 0th area of the memory, read them sequentially from the 0th area, and use them for calculations. After outputting the take, the address can be advanced by one position and the take at the next address can be read. However, the arithmetic method in a DSP is not always just f+il as described above, and therefore a very specific method of accessing the data memory is required.
第1図は、DSPにおける従来のメモリアクセス方法の
一例を示したものである。同図において1はカウンタで
あって外部から1匣をロードでき、さらにインクリメン
トまたはティクリメントを命令で指示することによって
、カウント値を発生する。FIG. 1 shows an example of a conventional memory access method in a DSP. In the figure, 1 is a counter which can load one box from the outside and generates a count value by instructing an increment or a tick increment.
2はデータメモリであってカウンタ1のカウント値をア
ドレスとして与えられることによって、アドレスに対応
して蓄積されているデータを出力する。A data memory 2 receives the count value of the counter 1 as an address and outputs stored data corresponding to the address.
第2図は、従来のメモリアクセス方法の他の例を示した
ものである。同図において6はマイクロ命令であって、
マイクロ命令6のオペランド4にメモリ番地を直接記述
しておき、これをデータメモリ2にアドレスとして与え
ることによって、所要のデータを出力する。FIG. 2 shows another example of the conventional memory access method. In the figure, 6 is a microinstruction,
By writing a memory address directly in the operand 4 of the microinstruction 6 and giving this to the data memory 2 as an address, the required data is output.
第6図は、従来のメモリアクセス方法のさらに他の例を
示したものでちる。同図において、5は命令によって仙
をロードできるインテックスレジスタである。6は加算
器であって、インデックスレジスタ5にロードされた値
とマイクロ命令6のオペランド4に記述されているメモ
リ帯地とを加算してデータメモリ2にアドレスとして与
え、これによってデータメモリ2がら所望のデータが出
力される。FIG. 6 shows still another example of the conventional memory access method. In the figure, numeral 5 is an index register that can be loaded with a command. 6 is an adder which adds the value loaded into the index register 5 and the memory area described in the operand 4 of the microinstruction 6 and gives it to the data memory 2 as an address, thereby adding the value loaded into the index register 5 and the memory area described in the operand 4 of the microinstruction 6; data is output.
このような各種の方法によって、複雑なアドレッシング
を1〕うことができるが、さらに複雑なアドレッシング
を要求される場合には、第1図ないし第6図に説明した
方法を複合したり、または利用できるカウンタの数を増
やしたり、ある′いはI)SPに通常具えられている演
算器によってアドレス演算を行なってその結果によって
メモリをアクセスする方法勢が行われている。Complex addressing can be achieved using these various methods, but if even more complex addressing is required, the methods explained in Figures 1 to 6 may be combined or used. Methods are being used to increase the number of available counters, or (1) to perform address calculations using an arithmetic unit normally included in the SP, and to access memory based on the results.
しかしながら複雑なアドレス演算を要求されるのに伴な
って、アドレス演算回路として複雑なものが必要とな9
、これとともに回路規模が犬きくなる。またDSPの演
算器によってアドレス演算を行う場合には、アドレスM
%を行うサイクルと、その結果により実際にメモリアク
セスするサイクルとに分れるため、メモリをアクセスす
る速度が低下する。However, as complex address calculations are required, complex address calculation circuits are required.
Along with this, the circuit scale becomes larger. In addition, when address calculation is performed by a DSP arithmetic unit, the address M
Since the cycle is divided into a cycle for performing % and a cycle for actually accessing the memory depending on the result, the speed of accessing the memory decreases.
発明の目的
本発明はこのような従来技術の間組点を解決しようとす
るものであって、その目的は、マイクロ命令に従って動
作するプロセッサシステムにおいてデータメモリをアク
セスするに際して、複雑なアドレス演算を行う必袂があ
る場合でも複雑な演算回路を必要とせず、またデータメ
モリに対するアクセス速度が低下することがない、回路
形成を4是供することにある。OBJECTS OF THE INVENTION The present invention attempts to solve the problems encountered in the prior art, and its purpose is to eliminate the need to perform complex address operations when accessing data memory in a processor system that operates according to microinstructions. The purpose of the present invention is to provide a circuit formation that does not require a complicated arithmetic circuit and does not reduce the access speed to a data memory even when there is a casing.
発明の構成
本発明のメモリアクセス回路はメモリをアクセ スする
だめのアドレス演算を一命令ごとに行うのでなく、シス
テムのセットアンプ時、オたはDSFの待ち時間等Ds
pがメモリをアクセスしない時間に、予め演算を行なっ
て得られたアドレス情報をアドレスメモリに順に記憶し
ておき、データメモリのアクセス時、カウンタによって
アドレスメモリのアドレスをアクセスして読出したデー
タをデータメモリのアドレスとして利用するようにした
ものでちる。Structure of the Invention The memory access circuit of the present invention does not perform address calculation for each instruction to access the memory, but reduces the time required for system set-up, DsF wait time, etc.
During the time when p is not accessing the memory, the address information obtained by performing calculations in advance is stored in the address memory in order, and when the data memory is accessed, the address of the address memory is accessed by the counter and the read data is stored as data. It is designed to be used as a memory address.
発明の実施例
第4図は本発明のメモリアクセス回路の一実施例の構成
を示している。同図において10はり、SPを示してい
る。DSPloにおいて11はアドレス回路、12はデ
ータメモリ、16はデータバス、14は演p器である。Embodiment of the Invention FIG. 4 shows the configuration of an embodiment of the memory access circuit of the invention. In the figure, 10 beams indicate SP. In DSPLo, 11 is an address circuit, 12 is a data memory, 16 is a data bus, and 14 is a processor.
捷だアドレス回路11において21 はカウンタ、22
はアドレスメモリであり、演算器14において23.2
4は入力レジスタ、25は算術演算素子(、イLU)
、26はアキュムレータである。In the short address circuit 11, 21 is a counter, 22
is an address memory, and in the arithmetic unit 14, 23.2
4 is an input register, 25 is an arithmetic operation element (ILU)
, 26 are accumulators.
アドレス回路11において、カウンタ21は命令によっ
て値をロードしたり、カウント動作を行なったりしてカ
ウント値の出力を発生する。アドレスメモリ 22は&
出し物込みメモリ(RAM)からなシ、カウンタ21の
カウント値をアドレスとして与えられることによって、
予めアドレスに対応して読込捷れているデータを読出し
て出力する。In the address circuit 11, the counter 21 outputs a count value by loading a value or performing a counting operation according to a command. Address memory 22 is &
By being given the count value of the counter 21 as an address from the storage memory (RAM),
Data that has been read in advance in correspondence with an address is read out and output.
データメモリ 12はアドレスメモリ 22のデータ出
力をアドレスとして与えられることによって、アドレス
に対応して蓄積されているデータをデータバス16に出
力する。Data memory 12 is given the data output of address memory 22 as an address, and outputs stored data corresponding to the address to data bus 16.
一方、演算器14はデータバス13がらのデータ入力を
保持する入力レジスタ25,24を有し、そのデータを
演算索子25にとり込むとともに演算結果とデータバス
16からのデータとをアキュムレータ26で累算して演
算素子25に帰還する宿の演算ヲ行うものであり、シス
テムのセットアツプ時あるいはDSPの実行待ち時間に
、DsPの処理め実行に必要となるアドレス演算を行な
って、その結果をアドレスメモリ 22に蓄積しておく
。カウンタ21は、この際そのカウント値をデータの格
納ごとに1つずつ進めることによって、演算結果をそれ
ぞれのアドレスに対応してアドレスメモリ 22に蓄積
させる。On the other hand, the arithmetic unit 14 has input registers 25 and 24 that hold data input from the data bus 13, and takes the data into the arithmetic register 25 and accumulates the arithmetic results and data from the data bus 16 in an accumulator 26. It performs calculations that are calculated and returned to the arithmetic element 25. During system setup or during DSP execution waiting time, address calculations necessary for DSP processing and execution are performed, and the results are sent to the address. Store it in memory 22. At this time, the counter 21 increments its count value by one each time data is stored, thereby accumulating the calculation results in the address memory 22 in correspondence with each address.
DSPloがデータメモリ 12に蓄積されているデー
タを用いて処理を行う場合には、カウンタ21を1つず
つ進めることによってアドレスメモリ22の内容を順次
読出し、その出力すなわち実行アドレスによってデータ
メモリ 12ヲアクセスする。When DSPLo performs processing using data stored in the data memory 12, it sequentially reads out the contents of the address memory 22 by incrementing the counter 21 one by one, and accesses the data memory 12 using the output, that is, the execution address. do.
第4図のメモリアクセス回路では、DSPが本来有して
いる演算器を使用してアドレス演算を予め行なっておく
ため、複雑なアドレス演算にも対処できるとともにその
ためにアドレス演算回路が複雑化することが々く、かつ
予め実行されたアドレス演算結果を蓄積しておいて、蓄
積された結果によってアドレッシングを行うので、複雑
なアドレス演算を必要とする場合でも、データメモリを
アクセスする際における速度の低重が生じない。In the memory access circuit shown in FIG. 4, since the address calculation is performed in advance using the arithmetic unit inherent in the DSP, it is possible to handle complex address calculations, and the address calculation circuit does not become complicated due to this. Since the results of address calculations that have been performed in advance are stored and addressing is performed based on the stored results, there is no problem with slow speeds when accessing data memory even when complex address calculations are required. No weight is generated.
第5図は、本発明のメモリアクセス回路の他の実施例の
構成を示している。同図において、15は入出力(’/
Q)部を示している。FIG. 5 shows the configuration of another embodiment of the memory access circuit of the present invention. In the same figure, 15 is an input/output ('/
Q) It shows the part.
第5図において、110部15は予め求められたアドレ
スデータを、DSP外部からアドレスメモリ22に養込
む。カウンタ21は、この際1つずつカウント値を進め
ながら、アドレスメモリ 22におけるデータの書込み
アドレスを指定することは第4図の場合と同様である。In FIG. 5, a 110 unit 15 stores address data obtained in advance into the address memory 22 from outside the DSP. At this time, the counter 21 increments the count value one by one while specifying the data write address in the address memory 22, as in the case of FIG. 4.
このように第5図の実施例では、外部でアドレス演算を
行なった結果を利用してデータメモリに対するアドレッ
シングを行うことができる゛ので、第4図の実施例と比
較して、DSPの演算器にアドレス演算用の機能を付加
する必要がない利点がある。In this way, in the embodiment shown in FIG. 5, the data memory can be addressed using the result of external address calculation, so compared to the embodiment shown in FIG. This has the advantage that it is not necessary to add a function for address calculation to the .
第6図は、本発明のメモリアクセス回路のさらに他の実
施例の構成を示している。同図において、アドレス回路
11は第4図または第5図に示された実施例の場合と異
なり、RAMからなるアドレスメモリ22に代えて、読
出し専用メモリ(ROM)からなるアドレスメモリ 2
7を有する。FIG. 6 shows the configuration of yet another embodiment of the memory access circuit of the present invention. In the same figure, unlike the embodiment shown in FIG. 4 or 5, the address circuit 11 includes an address memory 2 consisting of a read-only memory (ROM) instead of an address memory 22 consisting of a RAM.
It has 7.
第6図の実施例において、アドレスメモリ27はカウン
タ21のカウント値をアドレスとして与えられることに
よって、予めアドレスに対応して病込まれているデータ
を読出して出力する。アドレスメモリ 27はROMか
らなり、予め所要のアドレスデータを引込まれている。In the embodiment shown in FIG. 6, the address memory 27 is given the count value of the counter 21 as an address, and reads and outputs the data stored in advance in correspondence with the address. The address memory 27 consists of a ROM, and is loaded with necessary address data in advance.
従って第6図の実施例では、DSPの使用目的に応じて
アドレスメモリ27を構成するROMを1替えまたは交
換することによって、アドレスデータを容易に変更する
ことができる利点がある。Therefore, the embodiment shown in FIG. 6 has the advantage that the address data can be easily changed by replacing or replacing the ROM constituting the address memory 27 depending on the purpose of use of the DSP.
発明の効果
以上散開したように本発明のメモリアクセス回路によれ
ば、データメモリに対するアドレス情報を記憶するアド
レスメモリを設け、アドレスメモリの出力をアドレスと
してデータメモリをアクセスするようにしたので、デー
タメモリに蓄積されたデータを読出して処理を行うテイ
ジタル信号処理装置において、複雑なアドレス演算を行
う必要がある場合でも複雑な演算回路を必要とせず、ま
たデータメモリに対するアクセス速度が低重することが
ない。According to the memory access circuit of the present invention, an address memory for storing address information for the data memory is provided, and the data memory is accessed using the output of the address memory as an address. A digital signal processing device that reads and processes data stored in a memory does not require a complex arithmetic circuit even when it is necessary to perform complex address arithmetic, and the access speed to data memory does not slow down. .
第1図ないし第6図はそれぞれ従来のメモリアクセス方
法を示す図、第4図ないし第6図はそれぞれ本発明のメ
モリアクセス回路の一実施例の構成を示す図である。
1・・・カウンタ、2・・・データメモリ、6・・・マ
イク口命令、4・・・オペランド、5・・・インデック
スレジスタ、6・・・加算器、10・・・ディジタル信
号処理装イ1イ(DSF)、11 ・・・アドレス回路
、12・・・テークメモリ、16・・・テークバス、1
4・・・演算器、15・・・入出力(’10)部、21
・・・カウンタ、22・・・アドレスメモリ、26.
24・・・入力レジスタ、25・・・諸−術演一、素子
(ALU)、26・・・アキュムレータ、27・・・ア
ドレスメモリ
特許出j幀人富士通株式会社
代理人弁理士 玉 蟲 久 五 部(外6名)第1図
出力
第2図
236−
第3図1 to 6 are diagrams each showing a conventional memory access method, and FIGS. 4 to 6 are diagrams each showing a configuration of an embodiment of a memory access circuit according to the present invention. DESCRIPTION OF SYMBOLS 1... Counter, 2... Data memory, 6... Microphone instruction, 4... Operand, 5... Index register, 6... Adder, 10... Digital signal processing equipment 1 A (DSF), 11...address circuit, 12...take memory, 16...take bus, 1
4... Arithmetic unit, 15... Input/output ('10) section, 21
. . . Counter, 22 . . . Address memory, 26.
24...Input register, 25...Miscellaneous elements (ALU), 26...Accumulator, 27...Address memory patent author Fujitsu Limited Patent attorney Hisashi Tamamushi Department (6 people) Figure 1 Output Figure 2 236- Figure 3
Claims (1)
タメモリに蓄積されているテークを読出して処理を行う
テイジタル侶号処理装置において、前記データメモリに
対するアドレス情報を記憶できるアドレスメモリを設け
、該アドレスメモリの出力をアドレスとして前記データ
メモリをアクセスすることを特徴とするメモリアクセス
回路。In a data processing device that reads and processes takes stored in a data memory by specifying an address of the data memory, an address memory capable of storing address information for the data memory is provided, and the output of the address memory is provided. A memory access circuit characterized in that the data memory is accessed using the address as an address.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5426183A JPS59178544A (en) | 1983-03-30 | 1983-03-30 | Memory access circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5426183A JPS59178544A (en) | 1983-03-30 | 1983-03-30 | Memory access circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59178544A true JPS59178544A (en) | 1984-10-09 |
Family
ID=12965616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5426183A Pending JPS59178544A (en) | 1983-03-30 | 1983-03-30 | Memory access circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59178544A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61175821A (en) * | 1985-01-31 | 1986-08-07 | Sony Corp | Timer device for microcomputer |
JPS61282933A (en) * | 1985-06-07 | 1986-12-13 | Matsushita Electric Ind Co Ltd | Digital signal processor |
JPS63172339A (en) * | 1987-01-12 | 1988-07-16 | Oki Electric Ind Co Ltd | Instruction decoding device |
JPS63261439A (en) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | Data storage device |
JPS647140A (en) * | 1987-06-30 | 1989-01-11 | Japan Broadcasting Corp | Address generating circuit |
JPH01311338A (en) * | 1988-06-10 | 1989-12-15 | Oki Electric Ind Co Ltd | Data memory address generating circuit |
-
1983
- 1983-03-30 JP JP5426183A patent/JPS59178544A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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