JPH0365683B2 - - Google Patents

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JPH0365683B2
JPH0365683B2 JP9900382A JP9900382A JPH0365683B2 JP H0365683 B2 JPH0365683 B2 JP H0365683B2 JP 9900382 A JP9900382 A JP 9900382A JP 9900382 A JP9900382 A JP 9900382A JP H0365683 B2 JPH0365683 B2 JP H0365683B2
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arithmetic
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storage means
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines

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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デイジタルフイルタ等に用いられる
パイプライン演算装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a pipeline arithmetic device used in a digital filter or the like.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

巡回形デイジタルフイルタなどのように、繰返
し演算を必要とする装置においては高速処理の点
で優れたパイプライン演算装置が用いられる。 Pipeline arithmetic devices, which are superior in terms of high-speed processing, are used in devices that require repeated operations, such as cyclic digital filters.

第１図は２次巡回形デイジタルフイルタのブロ
ツク図である。このデイジタルフイルタの伝達関
数は、 A0＋A1Z-1＋A2Z-2／１＋B1Z-1＋B2Z-2 …(1) で表わされる。ここに、A0，A1，A2，B1，B2は
フイルタ係数Z-1，Z-2は遅延要素を示す。このデ
イジタルフイルタの出力yoの演算式は、 yo＝A0xo＋A1xo-1＋A2xo-2 −B1yo-1−B2yo-2 …(2) で表わされる。 FIG. 1 is a block diagram of a second-order cyclic digital filter. The transfer function of this digital filter is expressed as A 0 +A 1 Z -1 +A 2 Z -2 /1+B 1 Z -1 +B 2 Z -2 (1). Here, A 0 , A 1 , A 2 , B 1 , B 2 are filter coefficients Z −1 and Z −2 are delay elements. The calculation formula for the output y o of this digital filter is y o = A 0 x o + A 1 x o-1 + A 2 x o-2 −B 1 y o-1 −B 2 y o-2 …(2) expressed.

ここに、 xo：現在の入力データ xo-1：ｔ時間前の入力データ（以下、第１過去
入力データ） xo-2：2t時間前の入力データ（以下、第２過去
入力データ） yo：現在の出力データ yo-1：ｔ時間前の出力データ（以下、第１過去
出力データ） yo-2：2t時間前の出力データ（以下、第２過去
出力データ） 第２図に上記演算(2)式を行う従来のパイプライ
ン演算装置の一例を示す。この演算装置の欠点は
能率が悪いということにある。このことを以下詳
細に説明する。 Here, x o : Current input data x o-1 : Input data t hours ago (hereinafter referred to as first past input data) x o-2 : Input data 2t hours ago (hereinafter referred to as second past input data) y o : Current output data y o-1 : Output data t hours ago (hereinafter referred to as 1st past output data) y o-2 : Output data 2t hours ago (hereinafter referred to as 2nd past output data) Figure 2 An example of a conventional pipeline arithmetic device that performs the above equation (2) is shown below. The disadvantage of this arithmetic device is that it is inefficient. This will be explained in detail below.

第２図において、リードオンメモリ（以下、
ROM）１にはフイルタ係数A0，A1，A2，B1，
B2が予め書込まれている。ランダムアクセスメ
モリ（以下、RAM）２には単位演算時間ｔごと
に現在の入力データxoおよび現在の出力データyo
が順次入力され、したがつて第１、第２過去入力
データxo-1，xo-2および第１、第２過去出力デー
タyo-1，yo-2が格納されている。これらのROM
１，RAM２からは順次各データが読み出され、
まず乗算器３において(2)式の右辺各項に示す乗算
（例えば、A0・xo）が行われ、次いでその乗算結
果は加算器４に送られ、各項の加算演算が行わ
れ、最終的に総和が(2)式のように求められる。こ
の加算の際には前回の出力データが順次アキユー
ムレータレジスタ（ACC）５に順次足し込まれ、
そのデータが第１、第２過去出力データyo-1，
yo-2としてRAM２に書込まれていく。セレクタ
６，７は各演算時に入力データを選択するための
ものである。 In Figure 2, read-on memory (hereinafter referred to as
ROM) 1 has filter coefficients A 0 , A 1 , A 2 , B 1 ,
B 2 is pre-written. Random access memory (hereinafter referred to as RAM) 2 stores current input data x o and current output data y o every unit operation time t.
are input sequentially, and therefore, first and second past input data x o-1 , x o-2 and first and second past output data y o-1 , y o-2 are stored. These ROMs
1. Each data is sequentially read from RAM2,
First, the multiplication shown in each term on the right side of equation (2) (for example, A 0 x o ) is performed in the multiplier 3, and then the multiplication result is sent to the adder 4, where an addition operation is performed on each term, Finally, the total sum is obtained as shown in equation (2). During this addition, the previous output data is sequentially added to the accumulator register (ACC) 5,
The data is the first and second past output data y o-1 ,
It is written to RAM2 as y o-2 . Selectors 6 and 7 are for selecting input data at the time of each calculation.

かかるパイプライン演算装置の動作ステツプを
示せば、次の通りである。なおACCはアキユー
ムレータレジスタ５の内容を示すものとし、順次
更新される。 The operational steps of such a pipeline arithmetic unit are as follows. Note that ACC indicates the contents of the accumulator register 5, and is updated sequentially.

＜１＞ ACC←A0・xo ＜２＞ ACC←ACC＋A1・xo-1 ＜３＞ ACC←ACC＋A2xo-2 ＜４＞ ACC←ACC−B1・yo-1 ＜５＞ ACC←ACC−B2・yo-2 ＜６＞ yo←ACC ＜７＞ ACC←yo-1 ＜８＞ yo-2←ACC ＜９＞ ACC←yo ＜10＞ yo-1←ACC ＜11＞ ACC←xo-1 ＜12＞ xo-2←ACC ＜13＞ ACC←xo ＜14＞ xo-1←ACC 以上のステツプからわかるように、14ステツプ
中、実際の演算が行われているステツプは＜１＞
〜＜５＞の５ステツプだけであり、他のステツプ
は時間遅れZ-1，Z-2の処理を行なつているだけで
ある。このように演算処理以外の処理に多くのス
テツプを費やすことは非能率的である。<1> ACC←A 0・x o <2> ACC←ACC+A 1・x o-1 <3> ACC←ACC+A 2 x o-2 <4> ACC←ACC−B 1・y o-1 <5> ACC←ACC−B 2・y o-2 <6> y o ←ACC <7> ACC←y o-1 <8> y o-2 ←ACC <9> ACC←y o <10> y o-1 ←ACC ＜11＞ ACC←x o-1 ＜12＞ x o-2 ←ACC ＜13＞ ACC←x o ＜14＞ x o-1 ←ACC As you can see from the above steps, the actual The step where the calculation is being performed is <1>
There are only 5 steps ~<5>, and the other steps only process time delays Z -1 and Z -2 . It is inefficient to spend many steps on processing other than arithmetic processing in this way.

〔発明の目的〕[Purpose of the invention]

そこで、本発明は時間遅れ処理を含む演算を効
率的に行いうるパイプライン演算装置を提供する
ことを目的とする。 Therefore, an object of the present invention is to provide a pipeline arithmetic device that can efficiently perform arithmetic operations including time delay processing.

〔発明の概要〕[Summary of the invention]

上記目的を達成するために、本発明のパイプラ
イン演算装置は、所定単位時間ごとに入力データ
を順次入力し、演算処理を施し、その単位時間ご
とに演算結果データを出力するものであつて、入
力データおよび演算結果データを格納する書き替
え可能な一の記憶手段と、演算の係数を保持する
二の記憶手段と、単位時間の前半に、上記一の記
憶手段に読出しアドレスを供給し、当該アドレス
に格納されているデータの読出しを実行する読出
し手段と、上記単位時間の後半に上記一の記憶手
段に書込みアドレスを供給し、かつ、当該単位時
間の前半に読み出したデータを必要により上記一
の記憶手段の他のアドレスに書込むことが可能な
書込み手段と、上記演算手段の出力を一時保持
し、上記演算手段および一の記憶手段にデータを
供給する一時記憶保持手段とから構成され、演算
のため読出されたデータを、同一単位時間に、以
降の演算の便に供するため、他のアドレスへ、演
算と平行して転送することが可能なことを特徴と
するものである。 In order to achieve the above object, the pipeline arithmetic device of the present invention sequentially inputs input data every predetermined unit time, performs arithmetic processing, and outputs arithmetic result data every unit time, A rewritable storage means for storing input data and calculation result data, and a second storage means for holding calculation coefficients, and a read address is supplied to the first storage means in the first half of a unit time, and a reading means for reading data stored at the address; supplying a write address to the one storage means in the second half of the unit time, and reading data read out in the first half of the unit time to the one storage means as necessary; a writing means capable of writing to another address of the storage means; and a temporary storage holding means for temporarily holding the output of the calculation means and supplying data to the calculation means and the storage means, It is characterized in that data read for calculation can be transferred to another address in the same unit time for use in subsequent calculations in parallel with the calculation.

〔発明の効果〕〔Effect of the invention〕

かかる構成を有する本発明によれば、単位演算
時間内においてメモリからのデータ読出しとメモ
リに対するデータ書替えとを行うことができるよ
うになつているので、メモリに対するデータ書替
え処理となる２次巡回形デイジタルフイルタにお
ける時間遅れ処理を算術演算処理と同じ単位演算
時間内に行うことができ、演算処理の高速化が図
れるという効果を奏する。 According to the present invention having such a configuration, it is possible to read data from the memory and rewrite data to the memory within a unit operation time, so that the secondary cyclic digital data rewriting process for the memory can be performed. The time delay processing in the filter can be performed within the same unit calculation time as the arithmetic operation processing, resulting in the effect that the operation processing speed can be increased.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明を図示する実施例に基づいて詳述
する。第３図に本発明によるパイプライン演算装
置の一実施例を示す。なお、第３図において第２
図と重複する部分には同一の符号を附して説明す
る。 Hereinafter, the present invention will be described in detail based on illustrated embodiments. FIG. 3 shows an embodiment of a pipeline arithmetic device according to the present invention. In addition, in Figure 3, the second
The same reference numerals are used to describe the parts that overlap with those in the figures.

第３図において、ROM１にはフイルタ係数
A0，A1，A2，B1，B2がそれぞれ書込まれてい
る。これらの値は乗算器３に与えられる。 In Figure 3, ROM1 has a filter coefficient.
A 0 , A 1 , A 2 , B 1 , and B 2 are written respectively. These values are provided to multiplier 3.

RAM８は複数の入力データ、すなわち、第
１、第２過去入力データxo-1，xo-2および第１、
第２過去出力データyo-1，yo-2を各データごとに
格納する複数の格納領域を有している。ここで、
各格納領域のアドレスを各々対応させて、データ ：格納アドレス xo-1 XN-1 xo-2 XN-2 yo-1 YN-1 yo-2 YN-1 とする。このRAM８には第４図に示すように単
位演算時間ｔごとにアクセス命令CKが与えられ
る。このアクセス命令は各単位演算時間ｔにおい
て読出しサイクルtRと書込みサイクルtWとに分け
られる。読出しサイクルtRでは、例えば、第２過
去出力データyo-2を格納領域YN-2から読出し、次
いで書込みサイクルtWでは第１過去出力データ
yo-1を格納領域YN-2に書込むようなアクセス命令
を与える。さらに詳しくは、後述の動作説明にて
述べるが、このような動作は加算器４の加算回数
分繰返される。加算回路とは前記(2)式の右辺の項
数に等しく、２次巡回形デイジタルフイルタの場
合は５回である。このようなRAM８の出力は乗
算器３に与えられる。 The RAM 8 stores a plurality of input data, that is, first and second past input data x o-1 , x o-2 and the first,
It has a plurality of storage areas for storing the second past output data y o-1 and y o-2 for each data. here,
The addresses of each storage area are made to correspond to each other, and data : storage address x o-1 X N-1 x o-2 X N-2 y o-1 Y N-1 y o-2 Y N-1 is set. As shown in FIG. 4, this RAM 8 is given an access command CK every unit operation time t. This access instruction is divided into a read cycle t R and a write cycle t W in each unit operation time t. In the read cycle t R , for example, the second past output data y o-2 is read from the storage area Y N-2 , and then in the write cycle t W , the first past output data
Give an access command to write y o-1 to storage area Y N-2 . More details will be described in the operation description below, but such operation is repeated the number of times the adder 4 adds. The number of addition circuits is equal to the number of terms on the right side of equation (2), which is 5 times in the case of a quadratic cyclic digital filter. Such an output of RAM 8 is given to multiplier 3.

乗算器３はROM１からのデータとRAM８か
らのデータを各単位演算時間ｔごとに乗算し、そ
の乗算値Ｍを加算器４に出力する。得られる乗算
値Ｍは、例えば、Ｍ＝〔−B2・yo-2〕の如きであ
る。 The multiplier 3 multiplies the data from the ROM 1 and the data from the RAM 8 every unit operation time t, and outputs the multiplied value M to the adder 4. The obtained multiplication value M is, for example, M=[-B 2 ·y o-2 ].

一方、アキユームレータレジスタ５からは現在
の出力データyoよりも第１世代後の出力データが
加算器４に与えられる。 On the other hand, from the accumulator register 5, output data one generation later than the current output data y o is given to the adder 4 .

加算器４は、乗算器３からの乗算値Ｍと、その
乗算値Ｍよりも第１世代後の出力データとを乗算
して出力する。例えば、入力される乗算値Ｍ＝
〔−B2・yo-2〕であれば、第１世代後の出力デー
タは〔−B1・yo-1〕であり、加算の結果は 〔−B1・yo-1〕＋〔−B2・yo-2〕 の如くなる。この結果はただちにアキユームレー
タレジスタ５に格納される。すなわち、アキユー
ムレータレジスタ５は加算演算ごとにその内容が
更新される。また、アキユームレータレジスタ５
の出力は順次セレクタ６を介してRAM８に格納
されてゆく。 The adder 4 multiplies the multiplication value M from the multiplier 3 by the output data of the first generation after the multiplication value M, and outputs the product. For example, the input multiplication value M=
If [−B 2・y o-2 ], the output data after the first generation is [−B 1・y o-1 ], and the result of addition is [−B 1・y o-1 ]+ It becomes like [−B 2・y o-2 ]. This result is immediately stored in the accumulator register 5. That is, the contents of the accumulator register 5 are updated every time an addition operation is performed. Also, the accumulator register 5
The outputs are sequentially stored in the RAM 8 via the selector 6.

次に、以上のパイプライン演算装置の動作を説
明する。第３図のパイプライン演算装置によれ
ば、第１図に示した２次巡回形デイジタルフイル
タは次の５ステツプ動作で処理することができ
る。このステツプの詳細は第５図に示す通りであ
る。 Next, the operation of the above pipeline arithmetic device will be explained. According to the pipeline arithmetic device shown in FIG. 3, the secondary cyclic digital filter shown in FIG. 1 can be processed by the following five steps. The details of this step are shown in FIG.

＜１＞ yo-1←ACC ACC←−B2・yo-2 ＜２＞ ACC←ACC−B1・yo-1， YN-2←yo-1 ＜３＞ ACC←ACC＋A2・xo-2 ＜４＞ ACC←ACC＋A1・xo-1， XN-2←xo-1 ＜５＞ ACC←ACC＋A0・xo， XN-1←xo すなわち、 ステツプ＜１＞ このステツプ＜１＞ではアキユ
ームレータレジスタ５には前回のフイルタリング
演算の最終演算値xoが格納されている。まず、ア
キユームレータレジスタ５の内容（yoがRAM８
のYN-1番地に書込まれる。次いで、RAM８の
YN-2番地の内容（yo-2）が読出される。一方、
ROM１からはフイルタ係数（−B2）が読出さ
れ、共に乗算器３に与えられる。したがつて、乗
算器３からは乗算値Ｍ Ｍ＝〔−B2・yo-2〕 が出力される。この乗算値Ｍは加算器４に与えら
れ、一方、セレクタ９からは初期値として“０”
が与えられる。その結果、加算器４からは加算値
SUM SUM＝〔−B2・yo-2〕＋０ が出力され、アキユームレータレジスタ５に格納
される。<1> y o-1 ←ACC ACC←−B 2・y o-2 <2> ACC←ACC−B 1・y o-1 , Y N-2 ←y o-1 <3> ACC←ACC＋A 2・x o-2 <4> ACC←ACC+A 1・x o-1 , X N-2 ←x o-1 <5> ACC←ACC+A 0・x o , X N-1 ←x o , that is, step <1 > In this step <1>, the final calculation value x o of the previous filtering calculation is stored in the accumulator register 5. First, the contents of accumulator register 5 (y o is RAM8
is written to address Y N-1 . Next, RAM8
The contents of address Y N-2 (y o-2 ) are read. on the other hand,
The filter coefficient (-B 2 ) is read from the ROM 1 and both are given to the multiplier 3. Therefore, the multiplier 3 outputs the multiplication value M M=[-B 2 ·y o-2 ]. This multiplication value M is given to the adder 4, while the selector 9 outputs "0" as the initial value.
is given. As a result, adder 4 outputs the added value
SUM SUM=[-B 2 ·y o-2 ]+0 is output and stored in the accumulator register 5.

ステツプ＜２＞ このステツプでは、RAM８の
YN-1番地の内容（yo-1）が読出され、一方、
ROM１からはフイルタ係数（−B1）が読出さ
れ、共に乗算器３に与えられる。したがつて乗算
値Ｍは Ｍ＝〔−B1・yo-1〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からはセレクタ
９を介して前ステツプ＜１＞での演算結果 〔−B2・yo-2〕が与えられる。したがつて、加
算値SUMは SUM＝〔−B1・yo-1〕＋〔−B2・yo-2〕 となる。この値はアキユームレータレジスタ５に
格納されるが、その前にRAM８のYN-1番地にあ
る内容がYN-2番地に格納される。Step <2> In this step, RAM8
The contents of address Y N-1 (y o-1 ) are read out, while
The filter coefficient (-B 1 ) is read from the ROM 1 and both are given to the multiplier 3. Therefore, the multiplication value M becomes M=[-B 1 ·yo -1 ]. This multiplication value M is given to the adder 4, while the arithmetic result [-B 2 ·yo -2 ] in the previous step <1> is given from the accumulator register 5 via the selector 9. Therefore, the added value SUM becomes SUM=[-B 1 .y o-1 ] + [-B 2 .y o-2 ]. This value is stored in the accumulator register 5, but before that, the contents at address YN-1 of RAM 8 are stored at address YN-2 .

ステツプ＜３＞ このステツプではRAM８の
XN-2番地の内容（xo-2）が読出され、一方、
ROM１からはフイルタ係数（A2）が読出され、
共に乗算器３に与えられる。したがつて、乗算値
Ｍは Ｍ＝〔A2・xo-2〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からはセレクタ
９を介して前ステツプ＜２＞での演算結果〔−
B1・yo-1−B2・yo-2〕が与えられる。その結果、
加算値SUMは SUM＝〔A2・xo-2〕＋〔−B1・yo-1−B2・yo-2〕 となり、アキユームレータレジスタ５に格納され
る。Step <3> In this step, RAM8
The contents of address X N-2 (x o-2 ) are read out, while
The filter coefficient (A 2 ) is read from ROM1,
Both are given to multiplier 3. Therefore, the multiplication value M is M=[A 2 ·x o-2 ]. This multiplication value M is given to the adder 4, while the arithmetic result [-
B 1・y o-1 −B 2・y o-2 ] is given. the result,
The added value SUM becomes SUM=[A 2 ·x o-2 ] + [−B 1 ·y o-1 −B 2 ·y o-2 ] and is stored in the accumulator register 5.

ステツプ＜４＞ このステツプではRAM８の
XN-1番地の内容（xo-1）が読出され、一方、
ROM１からはフイルム係数（A1）が読出され、
共に乗算器３に与えられる。したがつて、乗算値
Ｍは Ｍ＝〔A1・xo-1〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からセレクタ９
を介して前ステツプ＜３＞での演算結果 〔A2・xo-2−B1・yo-1−B2・yo-2〕が与えられ
る。よつて、加算値SUMは SUM＝〔A1・xo-1〕＋〔A2・xo-2−B1・yo-1−
B2・yo-2〕 となる。この値はアキユームレータレジスタ５に
格納される。また、RAM８ではXN-1番地のデー
タがXN-2番地へ書込まれる。Step <4> In this step, RAM8
The contents of address X N-1 (x o-1 ) are read, while
The film coefficient (A 1 ) is read from ROM1,
Both are given to multiplier 3. Therefore, the multiplication value M is M=[A 1 ·x o-1 ]. This multiplied value M is given to the adder 4, and on the other hand, from the accumulator register 5 to the selector 9
The calculation result in the previous step <3> [A 2 .x o-2 −B 1 .y o-1 −B 2 .y o-2 ] is given via . Therefore, the added value SUM is SUM = [A 1・x o-1 ] + [A 2・x o-2 −B 1・y o-1 −
B 2 y o-2 ]. This value is stored in the accumulator register 5. Furthermore, in the RAM 8, data at address XN -1 is written to address XN-2 .

ステツプ＜５＞ このステツプでは、現在の入力
データ（xo）と、ROM１からフイルタ供数
（A0）が読出されて乗算器３に与えられる。乗算
値Ｍは Ｍ＝〔A0・xo〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からセレクタ９
を介して前ステツプ＜４＞での演算結果 〔A1・xo-1＋A2・xo-2−B1・yo-1−B2・yo-2〕 が与えられる。よつて、加算値SUMは SUM＝〔A0・xo〕＋〔A1・xo-1＋A2・xo-2−
B1・yo-1−B2・yo-2〕 となる。この値はアキユームレータレジスタ５に
格納され、次のフイルタリング演算時の最終演算
値、すなわち前記ステツプ＜１＞のyoとして用い
られる。この最終値が外部出力すべきデータであ
る。また、現在の入力データ（xo）がRAM８の
XN-1番地に書込まれる。Step <5> In this step, the current input data (x o ) and the filter number (A 0 ) are read from the ROM 1 and given to the multiplier 3. The multiplication value M is M=[A 0 ·x o ]. This multiplied value M is given to the adder 4, and on the other hand, from the accumulator register 5 to the selector 9
The result of the calculation in the previous step <4> [A 1 .x o-1 +A 2 .x o-2 -B 1 .y o-1 -B 2 .y o-2 ] is given via . Therefore, the added value SUM is SUM = [A 0 x o ] + [A 1 x o-1 + A 2 x o-2 −
B 1・y o-1 −B 2・y o-2 ]. This value is stored in the accumulator register 5, and is used as the final operation value in the next filtering operation, that is, y o in step <1>. This final value is the data to be output to the outside. Also, the current input data (x o ) is in RAM8.
X Written to address N-1 .

このように、本発明によるパイプライン演算装
置によれば、演算と同時に時間遅れ処理を並行し
て行うことができるため演算に要する時間を短縮
することができ、能率化しうる。 As described above, according to the pipeline arithmetic device according to the present invention, since the time delay processing can be performed in parallel at the same time as the arithmetic operation, the time required for the arithmetic operation can be shortened and efficiency can be improved.

なお、以上の説明では２次巡回形を例にした
が、一般にｎ次形に応用することは容易であり、
本願発明の範囲に属する事項である。すなわち、
単にステツプ数を増加し、それに応じてRAM８
の格納領域を増やせば済むことだからである。さ
らに、本発明の演算装置はデイジタルフイルタ以
外の高速演算を必要とする装置に適用可能であ
る。 In the above explanation, the second-order cyclic form was used as an example, but it is generally easy to apply to the n-order form.
This is a matter that falls within the scope of the present invention. That is,
Simply increase the number of steps and increase RAM8 accordingly.
This is because all you have to do is increase the storage area of . Furthermore, the arithmetic device of the present invention can be applied to devices other than digital filters that require high-speed arithmetic operations.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は２次巡回形デイジタルフイルタの例を
示す説明図、第２図は上記フイルタに用いられる
従来のパイプライン演算装置の例を示すブロツク
図、第３図は本発明によるパイプライン演算装置
の例を示すブロツク図、第４図はRAMに対する
アクセス命令の時間配分の例を示す説明図、第５
図は第３図のパイプライン演算装置の動作説明図
である。 ３…乗算器、４…加算器、５…アキユームレー
タレジスタ、８…RAM、CK…アクセス命令、
ｔ…単位演算時間、tR…読出しサイクル、tW…書
込みサイクル。 FIG. 1 is an explanatory diagram showing an example of a second-order cyclic digital filter, FIG. 2 is a block diagram showing an example of a conventional pipeline arithmetic device used in the filter, and FIG. 3 is a pipeline arithmetic device according to the present invention. FIG. 4 is an explanatory diagram showing an example of time allocation for access commands to RAM.
The figure is an explanatory diagram of the operation of the pipeline arithmetic device of FIG. 3. 3... Multiplier, 4... Adder, 5... Accumulator register, 8... RAM, CK... Access instruction,
t...unit operation time, tR ...read cycle, tW ...write cycle.

Claims (1)

【特許請求の範囲】 １ 所定単位時間ごとに入力データを順次入力
し、演算処理を施し、前記単位時間ごとに演算結
果データを出力するパイプライン演算装置であつ
て、 入力データおよび演算結果データを格納する書
替え可能な一の記憶手段と、 演算の係数を保持する二の記憶手段と、 前記単位時間の前半に、前記一の記憶手段に読
出しアドレスを供給し、当該アドレスに格納され
ているデータの読出しを実行する読出し手段と、 前記単位時間の後半に前記一の記憶手段に書込
みアドレスを供給し、かつ、当該単位時間の前半
に読出したデータを必要により前記一の記憶手段
の他のアドレスに書込むことが可能な書込み手段
と、 前記演算手段の出力を一時保持し、前記演算手
段および一の記憶手段にデータを供給する一時記
憶保持手段と、 から構成され、 演算のため読出されたデータを、同一単位時間
に、以降の演算の便に供するため、他のアドレス
へ、演算と平行して転送することが可能なことを
特徴とした、パイプライン演算装置。[Scope of Claims] 1. A pipeline arithmetic device that sequentially inputs input data at predetermined unit time intervals, performs arithmetic processing, and outputs arithmetic result data at each unit time, comprising: a rewritable storage means for storing; a second storage means for holding calculation coefficients; and a read address is supplied to the first storage means during the first half of the unit time, and data stored at the address is supplied. reading means for reading data from the first storage means in the second half of the unit time, and supplying a write address to the one storage means in the second half of the unit time, and writing the data read in the first half of the unit time to another address of the one storage means as necessary. a write means capable of writing to the memory; and temporary memory holding means for temporarily holding the output of the arithmetic means and supplying data to the arithmetic means and one memory means, which are read out for the purpose of arithmetic operations. A pipeline arithmetic device characterized in that it is possible to transfer data to another address in the same unit time in parallel with the arithmetic operation in order to facilitate subsequent arithmetic operations.
JP9900382A 1982-06-09 1982-06-09 Pipeline arithmetic device Granted JPS58214948A (en)

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US4794517A (en) * 1985-04-15 1988-12-27 International Business Machines Corporation Three phased pipelined signal processor
JPH0748636B2 (en) * 1987-10-13 1995-05-24 沖電気工業株式会社 Arithmetic unit

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