JPS59173857A - プロセツサ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はブロモ・ツサ制御方式、とくに監視プロセッサ
と複数台の被監視ブロモ・ソサとを含む情報処理システ
ムにおけるブロモ・ソサ制御方式に関する。

複数のプロセッサを一つのシステム共通／（スに接続し
て互いに通信するようにした方式は一般に広く使用され
ている技術である。

この場合に、システム共通バスにデータを出力するのは
一時に一個のプロセッサのみが可能である。もし、複数
のプロセッサが同時にデータをバスに出力すると、デー
タがバス上で衝突し、不正なデータとなり誤動作を起す
。

このため、システム共通バスを介して他のプロセッサに
データを送出しようとする一つのブロモ・ソサは、１ず
、このシステム共通バスの使用を管理する機能を有する
主記憶ヱニット（以後ＭＭＵ）に対し、各プロセッサご
とに個別に設けられたバス要求ラインを介し、バス要求
信号を出し、これに対する承認信号を受取ってから、共
通バスに対するインタフェースの出刃ドライバをイネー
ブル（活性化）してデータをバス上に送出する。こうし
て出力されたデータが他のブロセ・νすで受けとられ、
データ送出処理が完了すると、この出力ドライバをディ
セーブル（非活性化）して共通／（スを解放する。

このように、谷プロセッサは自分がシステム共通バスに
出力するとき以外は、共通バスインタフェースの出力ド
ライバをディセーブルして共通／くスを乱さないように
しておく手段が設けられている。

しかしながら、従来システムにおいて、あるプロセッサ
が共通バスインタフェースの出刃ドライバをイネーブル
したまま障害を起し、出力ドライバをディセーブルでき
な・くなると、他のブロセ・ソサはシステム共通バスを
使用できなくなり、システムダウンを起すという欠点を
有している。

次に５例゛えは、あるプロセッサの試験ファームウェア
が、自己のプロセッサのＭＭＵアクセス回路を試験する
場合には、一般に、以下のように行なっている。

すなわち、まず、システム共通／くスを通して一群のデ
ータがＭＭＵの中のメモリに書込まれ、次に、共通バス
を通して書込んだデータが読出され。

それをもとの書込みデータと比較される。もし、両者が
一致していない場合には、エラーがあったと判断できる
が、従来システムではその原因が自己のプロセッサのＭ
ＭＵアクセス回路にあるのか、または、他プロセツサが
共通バスを乱しているためなのかの判別が非常に困難で
あるという欠点を有している。

本発明の第１の目的は、上述の従来の欠点を除去するよ
うにしたブロセ・ンサ制御方式を提供することにある。

本発明の第２の目的は、上述のような場合にこの判別を
容易にし、試験ファームウェアによる診断を効率化する
ようにしたブロセ・ソサ制御方式を提供することにある
。

本発明の方式は、監視ブロセ・ソサと、複数台の被監視
プロセッサと、前記監視プロセッサおよび前記複数台の
被監視プロセッサのそれぞれを接続する共通バスと、前
記監視プロセッサおよび前記複数台の被監視プロセッサ
のそれぜれを接続する監視制御職とを有するプロセッサ
制御方式であって、前記複数台の被監視プロセッサのそ
れぞれは。

前記監視プロセッサから前記監視制御線を介して与えら
れる指令に応答して前記共通バスに対する自己の出力ド
ライバを強制的に非活性化する手段を備えている。

次に、図面を参照して本発明の詳細な説明する。

第１図を参照すると、本発明のプロセッサ制御方式を適
用する情報処理システムは、システム共通バス１（以後
ＳＣバス１）％監視制御用プロセッサ２（以後８ＶＰ２
）、主メモリュニ−ソト３　（以後ＭＭＵ　３　）　、
演算処理プロセッサ４（以後ＥＰＵ４）、入出力装置制
御用プロセッサ５（以後ｌ０Ｐ５）、ｆｆｉ気ディスク
装置制御用プロセッサ６（以後ＭＳＰ６）等の各種プロ
セヅサおよびシステム監視制御バス７（以後Ｓｖババス
）を倉んでいる。

ＳＣバス１に接続される各装置、すなわち、５ＶＰ２．
ＭＭＵ３．ＥＰＵ４．ｌ０Ｐ５お！びＭＳＦ６等はＳＣ
バス１を介して相互にデータを授受する。

例えば、ＥＰＵ４はＭＭＵ３の中に格納されたソフトウ
ェア命令をＳＣ，＜ス１を介して内部に読込み、これを
解読し、その解読結果に応答して、例えば内部のレジス
タに存在している演算結果を、ＳＣバス１ｔｌ−介して
ｌ０Ｐ５に送出し、ｌ０Ｐ５はこのデータを自己に接続
されているブリンク（図示せず）に出力してこれをプリ
ントアウトする。

またＥＰＵ４はＳＣバス１を介してＭＳＰ６に指令を送
ｐ％Ｍ８Ｐ６に接続されている特定のディスク（図示せ
ず〕の特定のアドレスから、特定　′の長さのデータを
読出してＭＭＵ３の特定のアドレスから始まる領域に９
格納するように指令する。

これを受けるとＭＳＰ６は指定されたディスクから指定
されたデータを読出しＳＣＣパスを介してＭＭＵ３の指
定された領域にこのデータを転送格納する。

このように、ＳＣＣパスはこれに接続される上記各装置
により共通に使用されるが、同時に二つ以上の装置がＳ
Ｃバス１にデータを出力するとデータの衝突により不正
データとなるのでこのような状態を起さないようにする
必要がある。

このため、ＳＣバス１にデータを送出しようとする装置
は、まず、ＭＭＵ３に対してバス要求信号を出し、これ
に対する承認信号を受取ってから送出データをＳＣバス
１上に送出する。なお、このＭＭＵ３に対するバス要求
信号の送出は、ＳＣバス１中に含まれる、ＭＭＵ３と各
装置間との専用接続線を介して行なわれるので、各装置
は必要に心して自由にバス要求を行なうことができる。

また、本実施例においてはＳＣバス１を管理する機構は
ＭＭＵ３の中に含まれていると仮定する。

さて、各装置のＳＣＣパス対するインタフェースは、従
来例においては、一般に第２図に示すように行なわれて
いる。

すなわち、ＳＣバスに出力すべきデータは出刃２インＬ
Ｏを介して出力され、これは３ステートドライバＤｒを
介してＳＣバスに接続される。このドライバＤｒは自己
の装置内に含まれるプロセッサからの制御線Ｌｃによっ
てイネーブル／ディセーブルが制御される。

イネーブルされた場合には、出力ドライバＤｒにより出
カラインＬＯ上のデータがそのｔまＳＣバス上に送出さ
れ、またディセーブルされた場合には、ドライバＤｒの
出力がハイインピーダンスとなすＳＣバスがこの装置の
出力から切離される。

従来例においてはこのような構成をとっているために、
内部のプロセッサが制御線ＬｃによってドライバＤｒを
イネーブルしたまま障害状態になると、ＳＣバスをこの
装置の出力から解放することができなくなり、そのため
前述のようにシステムダウンを発生する。

本発明の方式においてはこれを以下のようにして回避し
ている。

第３図は、本発明の一実施例を示す図である。

参照数字１００は、第１図に示すＳＣバス上に接続され
る監視制御用プロセッサ２（８ＶＰ２）以外の諸プロセ
ッサ、すなわち、ＥＰＵ４．ｌ０Ｐ５．ＭＳＰ６等の諸
装置（以後これらを被監視プロセッサ１００と称する）
を示し、第３図はこれら被監視プロセッサ１００のＳＣ
バス上に対するインタフェース回路部分の構成をとくに
取り出して示したものである。

プロセッサ１００のＳＣバス１に出力すべきデータは、
出力ラインＬＯを介して出力され、これは第２図に示し
た従来例の場合と同様に３ステートドライバＤｒを介し
てＳＣバス１に接続される。

このドライバＤｒのイネーブル／ディセーブルは、自己
の装置内に含まれるプロセッサからの制御線Ｌｃの出刃
によって制御されるばかりでなく。

８ＶＰ２からＳｖバス７、およびＳＶババス御回路およ
びラインＬｓ　ｆ介して指令されるコネクト指令信号に
よっても制御される。

すなわち、５ＶＰ２からの指令によるこのコネクト指令
信号がコネクトを指示する場合（ラインＬｍの論理レベ
ルが“１′の場合）にはドライバＤｒは自己の装置内に
含まれるプロセッサからの制御線Ｌｃの出力によってそ
のままイネーブル／ディセーブルが制御されるが、もし
５ＶＰ２からの指令によハコネクト指令信号がディスコ
ネクトを指示する場合リラインＬｓの論理レベルが“０
“の場合）には制御線Ｌｃの出力に無関係にドライバＤ
ｒは強制的にディセーブルされ、従ってＳＣバス１をプ
ロセッサ１００の出力から解放することができる。

このため１本実捲例によると、通常の動作時には、８Ｖ
Ｐ２からの指令により各プロセッサ１００のコネクト指
令信号をコネクトに設定して従来例と全く同様に動作さ
せておき、もし８ＶＰ２が特定のプロセッサ１００に障
害が生じたことを検出した場合には、８ＶＰ２はＳｖバ
ス７を介してこのプロセッサ１００に指令を送り１コネ
クト指令信号をディスコネクトに設定することによりこ
のプロセッサ１００の出力を強制的にＳＣバス１から解
放する。こうして、上述の従来例に見られたＳＣバス１
の使用不能に起因するシステムダウンの生ずるのを回避
することができる。

次に、本実施例を更に詳細に説明する。

第４図は、第３図に示した本実施例の各被監視プロセッ
サ１００の、本発明に関係する部分の詳細を示したブロ
ック図である。

第４図を参照すると、前記ＳＣバス１はさらに、アドレ
スバスミー１．テータバス１−２およびコントロールラ
イン１−３によって構成され、またＳｖバス７はデータ
人力Ｓｖバス７−１およびデータ出力Ｓｖバス７−２に
よって構成される。

各被監視プロセッサ１００の内部には、ＳＣバス制御回
路１１０．アドレス出カド２イバ１１１゜データ出力ド
ライバ１１２．アドレス出力レジスタ１１３．データ出
力レジスタ１１４．　データ入力レジスタ１１５．制御
記憶１２０．マイクロ命令レジスタ１２１　　（以後Ｍ
ＩＲ１２１）、　　デコーダ１２２．マイクロ命令アド
レスレジスタ１２３（以後ＭＡＲ１２３）、　　レジス
タファイル１３０゜演算ユニ・ソト１３１　（以後ＡＬ
Ｕ１３１　）、アキームレーク１３２（以後ＡＣＣ１３
２Ｌ　内部データバス１３３　（以後Ｉバス１３３　）
、Ｓｖバス制御回′＃＆１４０　、　　ステーメスレジ
スタ１４１　　（８Ｔ８）およびスタートストップ制御
回路１５０を含んでいる。

以上は各被監視プロセッサ１００のいずれもが共通的に
有する部分を示したもので、この他に各被監視プロセッ
サ１００は、それぞれの機能に応じた固有の回路を含ん
でいるが、これらは第４図においては図示されていない
。

さて、被監視プロセッサ１００は、マイクロプログラム
によってその動作が制御されている。このマイクロプロ
グラム（ファームウェア）は制御記憶１２０内に格納さ
れており、ここからＭＡＲ１２３で指定されるアドレス
にあるマイクロ命令がＭＩＲ１２１につぎつぎに読出さ
れ、これがデコーダ１２２で解読され、その解読結果に
応じて指定された処理が実行される。例えば、レジスタ
ファイル１３０中に格納された特定のデータが１バス１
３３を介してＡＬＵ１３１の一方の入力に導かれ、これ
とＡＣＣ１３２の内容とがＡＬＵ１３１で加算され、結
果がレジスタファイル１３０の中の指定されたレジスタ
に格納される。

今、ある被監視プロセッサ１００が、ＭＭＵ３のあるメ
モリアドレスに、特定のデータを格納する場合について
、プロセラｖ１００の動作について説明する。

最初に、第５図に％ＳＣバス制御回路１１０の回啼例を
示す。

回路１１０は、内部にＳＣバス要求フリ・ツブ７０ツブ
１１０１　＜以後Ｆ／ＦＩＩＯＩ）、ＳＣバスイネーブ
ルフリップ７０ツブ１１０２（以ｆｆｌ　Ｆ　／　Ｆ号
１１００５を生成するための７リツプ７０ツブ１１０３
（以後Ｆ／Ｆ１１０３）および７す、ツブフロップ１１
０４（以後１；”／Ｆ１１０４）を含んでいる。

さて、ＳＣバス１に対する書込みマイクロ命令、または
ＳＣバス１に対する読込みマイクロ命令がＭＩＲ１２ｚ
に読出され、これがデコーダ１２２で解読されると、Ｓ
ＣＣパス求Ｆ／Ｆ１１０１がマシンクロックに同期して
セットされる。すなわち。

ＳＣＣパスに対する書込みマイクロ命令が解読された場
合には第５図の２イン１２２０１が“１“になシ、また
読込みマイクロ命令が解読された場合にはライン１２２
０２が“１”になり、その結果、論理和回路１１０５を
介してＦ／ＦＩＩＯＩはマシンクロック（後述するよう
にライン１５０００で供給される）の後縁（立ち下り）
でセ・ソトされる。

さて、後述するように、正常の動作状態においては、Ｓ
ｖババス御回路１４０からのコネクト指令信号ライン１
４０７１　（これは第３図におけるラインＬ８に相当す
る）は論理レベル“１“に保持されている。

この結果、Ｆ／ＦＩＩＯＩがセットされると、アンドゲ
ート１１０６およびライン１１００１介してＳＣバス要
求信号がＳＣバス１のコントロールライン１−３に出力
される。このＳＣバス要求信号はコントロールライン１
−３の中の谷プロセッサごとに専用に設けられたライン
を通してＭＭＵ３に供給される。

ＭＭＵ３は、ＳＣバス１（８Ｃバス１の中のアドレスバ
ス１−１お工びデータバス１−２）がいずれのプロセッ
サからも解放された状態になると、ＳＣバス使用承認信
号（以後承認信号）をコントロールライン１−３を介し
て返ス。

この承認信号は、第５図のライン１１００４を介してＳ
Ｃバス制御回路１１０の内部に導かれ、インバー％１１
０７およびアンドゲート１１０８を介し−［Ｆ／ＦＩＩ
ＯＩをリセットする（リセットライン１４０６３は通常
はハイレベルにあり承認信号１１００４によるＦ／ＦＩ
ＩＯＩのリセットには影響を与えない）。こうして、Ｓ
Ｃバス要求信号１１００３の送出は承認信号１１００４
の受信により停止される。

さて、インバータ１１ｏ７を通ったこの承認信号は、さ
らに、ＳＣバスイネーブ”Ｆ／Ｆ１１０２のＭＳ端子に
も供給され、直ちにこのＦ／Ｆ１１０２をセットする。

この結果、ＳＣバス書込み命令の場合（ライン１２２０
１が°゛１″の場合）には、ナントゲート１１０９およ
び１１１０の出方はともに“０′″になり。

これらはそれぞれライン１１００１および１１００２を
介してアドレス出方ドライバ１１１（Ｄｒｌｌｌ）およ
びゾーン出力ドライバ１１２（Ｄｒｌ１２）をイネーブ
ルする（これらのドライバは“０″でイネーブルされる
）。

こうして、アドレス出力レジスタ１１３に格納されてい
る内容と、データ出力レジスタ１１４に格納されている
内容とは、それぞれＳＣバス１の中ノアドレスバス１−
１およびデータバス１−２に対して出力され、かくして
アドレス出力レジスタ１１３の内容で指定されるＭＭＵ
３のメモリアドレスに、出力レジスタ１】４の内容で指
定されるデータが転送格納される。

さて、以上のようにしてセットされたＳＣバスイネーブ
ルＦ／Ｆ１１０２は、下記のような動作によりリセット
される。

第６図にＳＣバスイネーブルＦ／Ｆ１１０２のリセット
動作を説明するためのタイムチャートを示す・。

Ｆ／Ｆ１１０２およびＦ／Ｆ１１０３のＣＰ端子にはラ
イン１５０２０を介して後述するベーシッククロック（
マシンクロック１５０００の１／２の周期をもつ）が供
給ちれている。

前述のように、２イン１１００４の承認信号が現われる
とその立ち上り前縁でＦ／Ｆ１１０２はセットされＩ　
Ｆ／Ｆ１１０２のＱ出力は第６図に示すようにこの時点
から“１″′になる。これがＦ／Ｆ１１０３のＪＫ端子
に同時に加えられるために、Ｆ／Ｆ１１０３は、このＪ
Ｋ端子が“１ｍである期間中、ベーシッククロックの次
の立ち下り後縁から、ベーシッククロックの後縁が現わ
れるごとにセット・リセットを交互にくり返すことにな
る。この様子を第６図Ｆ／Ｆ１１０３Ｑ出力に示す。

次に、このＦ／Ｆ１１０３のＱ出力はＦ／Ｆ　１１０４
のＣＰ端子に加わｖｌまた、Ｆ／Ｆ’１１０４のＪＫ、
端子はともにＶｃｃ　（論理レベル“ｌ“）に接続され
ているので、Ｆ／Ｆ１１０４は、Ｆ／Ｆｔ１０３のＱ出
力の立ち下り後縁が現われるごとにセット・リセットを
交互にくり返す。

ところがｓ　Ｆ’、／１”１１０３の最初の後縁でＦ／
Ｆ１１０４がセットされ、アンドケート１１１１の一方
の人力が“１″となり、さらに、次に現われるＦ／′ｋ
ｌｌ１０３の前縁からＦ／Ｆｘｔｏ３がセット状態に″
なると、アントゲ−）　１１１１のもう一方の人力も“
１″になる結果アントゲ−）１１１１の出力は、この時
点から“１″′になり、これがＦ／Ｆｌｔ０２のに人力
に加わるので、Ｆ／Ｆ１１０２は次のベーシッククロッ
クの立ち下ｐ後縁でリセットされる。

従ってＦ／Ｆ１１０２のＱ出力は、第６図に示すように
、この時点以後は“０″′に戻り、そのためこの時点以
後はＦ／Ｆ１１０３＄−よびＦ／Ｆ１１０４ともに上述
のセット・リセットのくり返しを停止する。

以上で、承認信号の受信に応答してＦ／Ｆ　１１０２゜
Ｆ／Ｆ１１０３およびＦ／Ｆ１１０４が行なう一連の動
作は終了するが、この結果、ＳＣバスイネーブルＦ／Ｆ
１１０２は、第６図から明らかなように、承認信号の立
ち上り前縁でセｖトされ、それから少くもベーシックク
ロックの３周期以上、また多くともベーシッククロック
の４周期以下の時間幅だけセット状態を継続した後、自
動的にリセットされることになる。

ＳＣバスイネーブルＦ／Ｆ’１１０２がリセットされる
と、ナントゲート１１０９および１１１０の出力はとも
に“１″となＬこれらはそれぞれライン１１００１およ
び１１００２を介してアドレス出刃ドライバ１１１およ
びデータ出刃ドライバ１１２をディセーブルする。この
結果アドレス出刃ドライバ１１１お工びデータ出力ドラ
イバ１１２の出力はともにハイインピーダンスとなり、
アドレスバスｌ−１およびデータバス１−２はこのプロ
セッサから開放される。従って２以上に述べた時間幅だ
け、ＳＣバス１は、承認信号を与えられたブロセ・ソサ
１００によって専有されることになり、ＭＭＵ３は、こ
の時間内にＭＭＵ３に対するデータ転送格納が完了する
ように動作する。

システムが正常に動作している状態においては。

ＭＭＵ３は、以上の専有時間が過ぎると、ｓｃババス求
信号を発している次のプロセッサに対し承認信号を送出
し、一方、これを与えられたプロセッサは上述と同様な
ｓｃバスアクセス動作ヲ＜９返すことができる。

なお、バス制御回路１１０は、第６図に示すようにｓ　
Ｆ／Ｆ１１０３のＱ出力とＦ／Ｆ１１０４のＱ出力とを
アンドゲート１１１２に加え、その出力のライン１１０
０５からサイクルエンド信号を取り出し、これを、スタ
ートストップ制御回路１５０に供給している。このサイ
クルエンド信号の発生機構および発生時点は第５図およ
び第６図から明らかであろう。サイクルエンド信号の使
用については後述する。

上に説明したＳＣバスイネーブルＦ／ｉ”１１０２のリ
セ・シト動作において、例えばＦ／Ｆ１１０３が故障し
、正常に動作しなくなったとすると、いったんセットさ
れたＦ／Ｆ１１０２はそのままリセットされなくなる。

このような事態が発生すると。

アドレス出刃ドライバ１１１およびデータ出刃ドライバ
１１２はイネーブルされたままとなハアドレスバスｌ−
１およびデータバス１−２はこのプロセッサによって専
有され、このまま放置するとシステムダウンを生ずるこ
とになる。これを回避するための本実施例の動作につい
ては後に詳述する。また第６図にこの場合の各７リツプ
７０ツブの動作を点線で示す。図で明らかなようにこの
場合にはサイクルエンド信号は生成されない。

第７図に、以上に述べたＳＣバス１に対する書込みマイ
クロ命令の処理をタイムチャートとして示す（点線は前
述のような故障のためサイクルエンド信号が生成されず
ＳＣバスを強制的に解放する場合を示すがこれについて
は後に詳述する）。

同図において、ＭＩＲ１２１に対するマイクロ命令の読
出しは、前記ベージ・ツククロックを１／２に分周した
マシンクロックによって、１マシンクロツクにｌ　Ｉ（
ｌｌｌの割合でなされている。しかし、ＳＣバス書込み
マイクロ命令が解読された場合には、上述のように、Ｍ
ＭＵ３からの承認信号を受けてからＳＣバスに対する実
際の書込動作が開始され、しかも、これが３〜４ベーシ
ツククロ・ツクの間継続した後はじめてこの書込命令が
終了し５次のマイクロ命令に対するマシンサイクルに入
ることになる。従って、マシンクロックはこの間停止さ
せておく必要がある。

このようなマシンクロックのスタート−ストップ制御は
以下のようにして行なわれる。

第８図にスタート・ストップ制御回路１５００回路例を
示す。

この回路１５０は、水晶発振器１５０λ、ベーシックク
ロック７リツプ７０ツブ１５０２（以後Ｆ／Ｆ１５０２
）、マシンクロ・ツク停止スリップフロップ１５０３（
以後ＨＡＬＴ　Ｆ／Ｆ　１５ｏ　３　）、マシンクロッ
クフリップ７０ツブ１５０４（以後Ｆ／Ｆ１５０４）お
よびワンショットマルチ１５０５．オアゲート１５０６
，１５０７，１５１０．禁止ゲート１５ｏ８および１５
０９を含んでいる。

水晶発振器１５０１とＦ／Ｆ１５０２とＫｊｐベーシッ
ククロックが生成され、ライン１５０２０を介して外部
回路に供給されるとともに、禁止ゲート１５０８を介し
てＦ／Ｆ１５０４のＣＰ端子に供給される。ここで周波
数が１７２に逓降されてマシンクロックが生成され、出
刃２イン１５０００を介して、プロセッサｌＯｏのマイ
クロ命令読出し用のマシンクロックとして必要な外部回
路に供給される。

この２イン１５０００を介して出力されるマシンクロッ
クのスタートおよびストップは、ＨＡＬＴＦ／Ｆ１５０
３により制御される。すなわち、オアゲート１５０７に
介して“１″′論理レベルのパルスがＨＡＬＴＦ／Ｆ１
５０３のに端子に供給されると。

ＨＡＬＴ　Ｆ／Ｆ　１５０３はベーシッククロックに同
期してその立ち下Ｖ後縁でリセットされ、このため、禁
止グー）　１５０８の禁止が解け、この状態でＦ／Ｆ１
５０４はマシンクロックをスタートする。

また、オアグー）　１５０６を介して“１“論理し、ヘ
ルのパルス７％ＨＡＬＴ　Ｆ／　Ｆ　ｌ　５０３のＪ端
子に供給されると、ＨＡＬＴＦ／Ｆ１５０３はベーシッ
ククロックに同期してその立ち下り後縁でセットされ、
この状態でＦ／Ｆ１５０４はマシンクロックの生成をス
トップする。

なお、このＨＡＬＴＦ／Ｆ１５０３の状態（つまｐマシ
ンクロックが動作状態にあるかストップ状態にあるかの
情報）は、ワンショットマルチ１５０５のＱ端子出力で
制御される禁止グー）　１５０９および２イン１５００
１を介してステータスレジスタ（ＳＴＳ）１４１に供給
されているがこれについては後述する。

さて、次にＳＣバス１に対する譬込みマイクロ命令の実
行に際してのスタートスト、ノブ制御回路１５０の動作
を第９図のタイムチャートを参照して説明する。

あるマシンクロックにおいて％ＭＩＲ１２１にマイクロ
命令が読出され、これがデコーダ１２２で解読されて、
ＳＣバス１に対する書込みマイクロ命令であることが識
別されると、デコーダ１２２はライン１２２０１を介し
て論理レベル“１＆′をスタート・ストップ制御回路１
５０のオアゲート１５０６に供給し、その結果、前述の
ようにしてＨＡＬＴＦ／Ｆ１５０３ｔ−セットしてマシ
ンクロック１５０００をストップさせる。

一方、８Ｃバス制御回路１１０においては、前述のよう
にこのマイクロ命令の解読の結果、ＳＣＣパス求Ｆ／Ｆ
　１１０１がセットサれ、ＳＣバｘｉ求信号を発生する
。これに応答してＭＭＵ３から承認信号が返り、ざらに
前述のようにこれに応答してサイクルエンド信号が成生
きれる。このサイクルエンド信号はライン１１００５を
介してスタート・ストップ制御側ｌ＃！ｒ１５０のオア
ゲート１５０７に供給され、ＨＡＬＴＦ／Ｆ１５０３を
、次のベーシッククロックの立下ジ後縁（これはサイク
ルエンド信号１１００５の立ち下り後縁とも一致する）
でリセットする。

この結果、禁止グー）　１５０８の禁止が解け、禁止グ
ー）１５０８は次のベーシッククロックの立ち上り前縁
から第９図に示すようにベーシッククロックをＦ／Ｆ１
５０４のＣＰ端子に供給する。

かくして、Ｆ／Ｆ１５０４はベーシッククロックの次の
立下り後縁から、再び、ベーシック夛ロックの立ち下Ｖ
後縁ごとにセット・リセットをくジ返すマシンクロック
の生成を開始する。

第７図および第９図のタイムチャートを参照することに
よ、６．ｓｃババス込マイクロ命令の実行が終了した時
点で、マシンクロック１５０００は正しく再スタートし
、次のマイクロ命令のＭＩＲ１２１への読出しを開始す
ることが分る。

以上はＳＣバス書込みマイクロ命令の実行について詳述
したものであるが、８ＣＡス続出しマイクロ命令（この
場合には書込み命令におけるライン１２２０１のかわり
にライン１２２０２が“１“になる）についても同様に
マシンクロ・ツクのスタート・ストップ動作が行なわれ
ることは明らかである。

以上に述べたＳＣバス書込みお工び５Ｃ−（ス読出しマ
イクロ命令以外のマイクロ命令を処理する通常の動作に
おいては、ＨＡＬＴＦ／Ｆ１５０３はセットされること
はない。

従って、上記のマイクロ命令（ともにＳｅｚぐスをアク
セスするマイクロ命令）の実行中を除いた期間における
ＨＡＬＴＦ／Ｆ１５０３のセ・ソトは一般に異常事態に
対応している。これを検出して５ＶＰ２に通報できるよ
うにするために、スタート・ストップ制御回路１５０に
は、オアゲート１５１Ｏ。

ワンショットマルチ１５０５および禁止ゲート１５０９
による回路が設けられている。

第９図のタイムチャートで示すように、ワンショ・ソト
マルチ１５０５は、上述のＳＣバスをアクセスするマイ
クロ命令がデコードされ、ライン１２２０１またはライ
ン１２２０２が“１“になると直ちにセットサれ、禁止
グー）　１５０９の通過を禁止する。

このワンショットマルチ１５０５は、その設定時間ＴＭ
だけ経過すると自動的リセ・ソトされ、禁止ゲ−）　１
５０９の通過を再び許す。このＴＭの値として、正常な
状態においてＳＣバスをアクセスする上記のマイクロ命
令の処理に要する最大時間（本例ではこれを６マシンサ
イクル分にとっである）に設定することにより上記の目
的を達成できる。

第９図＝り明らかなように、正常の動作状態においては
ライン１５００１の出力は常に“、０′″を示している
が、何等かの理由により（例えば前述のような故障発生
のためサイクルエンド信号が供給されなかった場合）、
ＨＡＬＴ　Ｆ／Ｆ　１５０３がこの設定時間ＴＭを過ぎ
てもリセットされないと、ライン１５００１の出力は“
ｌ“とじて後述するＳＶババス御回路１４０中に含まれ
るステータスレジスタ（ＳＴＳ）１４１に供給される。

このような異常が生じた場合の状況を第９図のタイムチ
ャートにおいては点線で示す。

なお、Ｓｖババス御回路１４０からの、ライン１４０６
１およびライン１４０６２が、それぞれオアゲート１５
０７および１５０６の入力端に接続されており、これに
より、マシンクロ・νりのスタート・ストップは必要に
応じ５ＶＰ２からも制御できるように構成されている。

さて、次に、５ＶＰ２が各被監視プロセッサｉｏｏ　ｔ
−制御するための処理動作について説明する。

前述のように、５ＶＰ２と各ブロセ・ソサ１００とはＳ
ｖバス７によって接給され、このＳｖバス７はデータ人
力Ｓｖパス７−１およびデータ出力Ｓｖバス７−２によ
って構成きれている。

ＳＶバス７に要求される情報伝送レートは、ＳＣバス１
に比較して遥かに低いため、ＳＣＣパスが並列データ転
送の形式をとるのに対し、Ｓソノ（スは直列データ転送
の形式をとっている。

５ＶＰ２から各被監視プロセッサ１００への監視制御指
令データは、データ人力Ｓｖバス７−１を介して直列ビ
・ソト形式で各プロセッサのＳｖババス御回路１４０を
介して供給されろうまた、各被監視プロセッサ１００の
、内部の監視に必要な各種の情報は同様にＳｖババス御
回路１４０を介して直列ビット形式で各被監視プロセッ
サ１００からデータ出力Ｓｖバス７−２を介して５ＶＰ
２に転送される。

第１０図にこのＳｖババス御回路１４０の回路例を示す
。

このＳｖパス制御回路１４０は、プロセッサ番号スイッ
チ１４０１．　　プロセッサ番号レジスタ１４０２゜コ
マンドレジスタ１４０３．直列並列変換レジスタ１４０
４、比較器１４０５．コマンドデコーダ１４０６゜コネ
クト指令フリッグ７０ツブ１４０７．ナントゲート１４
０８．マルチプレクサ（ＭＰＸ）１４０９、並列直列変
換レジスタ１４１０お工びデータ出力ドライバ（３ステ
ートドライバ）１４１１ｔ−含んでいる、 ８ＶＰ２から各被監視ブロセ・ソサ１００に対する監視
制御コマンドの指令は以下のようにして行なわれる。

８ＶＰ２は、ｆ−ｐ人力８Ｖノ＜：ｘ７−１”を介１．
、特定の形式をもつ監視制御コマンドを送出する。

この監視制御コマンドは第１１図（５）に示すように、
特定のビ・ソト長をもつブロセ・ソサ番号指定部ＦＮと
特定のビ・ソト長をもつＳｖコマンド指定部Ｆｃとから
なる。前者はこのコマンドが実行されるべき宛先のブロ
セ・νすの番号を指定し、後者は実行すべきコマンドの
種類を指定する。

この監視制御コマンドは、データ入力Ｓソノくスフ−１
を直列ビ・ソトの形式で伝送され、各プロセッサ１００
のＳｖババス御回路１４０の中にある直列並列変換レジ
スタ１４０４において受信され、並列データに変換され
、そのブロセ・ソサ番号指定１５　Ｆ　’はプロセッサ
番号レジスタ１４０２に、またＳｖコマンド指定部ＦＣ
はコマンドレジスタ１４０３にそれぞれ格納される。

プロセッサ番号レジスタ１４０２の内容と、プロセッサ
番号スイッチ１４０１によって設定されているこのブロ
モ・ソサのブロモ・ソサ番号とが比較器１４０５におい
て比較され、両者が一致すると、比較器１４０５の出力
ライン１４０５０にイネーブル信号が出力され、これに
よってコマンドデコーダ１４０６がイネーブルされ、か
くしてこのコマンドの宛先のブロモ・ソサにおいてのみ
、このＳｖコマンド指定部Ｆｃで指定されるコマンドが
有効になり、解読実行される。

このＳｖコマンドの種類を一例として第１表に示す。

第　　１　　衆 Ｓｖコマンドのプロセッサスタートハ、コマンドデコー
ダ１４０６の出力ライン１４０６１に特定の幅のパルス
を送出し、前述のスタート・ストタブ制御回路１５０　
・（第８図）の中にあるＨＡＬＴ　Ｆ／Ｆｘ５ｏａｖリ
セ・ソトして、マシンクロ・ツク（ライン１５０００）
をスタートさせる。

８Ｖコマ／ドのブロモ・ソサスト・ソｊは、ｆコ−ダ１
４０６の出力ライン１４０６２を介して逆にＨＡＬＴＦ
／Ｆ１５０３をセ・ン卜するＯとによりマシンクロック
をストップさせる。

ＳＶコマンドのコネクトは、コネクト指令フリ・ツブフ
ロップ１４０７’ｅセツトすることにより、コネクト指
令信号ライン１４０７１ｅ“ｌ”として、前述のＳＣバ
ス制御回路１１０がＳＣ／ぐス要求信号（ライン１１０
０３）’（ｉ−送出することを可能にし。

また、この被監視プロセッサ１００のマイクロプログラ
ムの制御によジ、アトＶス出カドライ／く１１１および
データ出力ドライノ（１１２ｅ自由にイネーブルしてア
ドレスバス１−１およびデータバス１−２上にデータを
出力することを可能にする。

Ｓｖコマンドのディスコネクトは、逆にコネクト指令ク
リップ７０ツブ１４ｏ７をリセットすることにより、コ
ネクト指令信号ライン１４０７１’ｋ“０″として、Ｓ
Ｃバス要求を禁止し、また、アドレス出力ドライバ１１
１およびデータ出力ドライバ１１２を強制的にディセー
ブルし、アドレスバス１−１およびデータバスｌ−２を
このプロセッサの出力から解放する。

次に、Ｓｖコマンドのリードコマンドとして、リードス
テータス、　リードＭＡＲ，およびリードデータの三種
類を含むが、これらのリードコマンドが受信されると、
このリードコマンドの宛先の被監視プロセッサ１００は
、このコマンドの受信が終了し、リードコマンドである
ことが識別されると、第１１図（］１に示すように直ち
にこのコマンドで要求された情報（リードデータ）を一
定長のデータとし直列ビットの形式でデータ出力ｓＶバ
ス７−２上に送出する。この場合にｓＶババス御回路１
４０においては、前述の比較器１４ｏ５がらライン１４
０５０を介して出力されるイネーブル信号と、コマンド
レジスタ１４０３の中のリードコマンドであることを示
すビットのビット出力とがナンドグー）１４０Ｂで合成
され１両者の条件が成立した場合のみ、データ出力ドラ
イバ１４１１’にイネーブルしてデータ出力Ｓｖバス７
−２に対するデータの送出金許す。かくして、リードコ
マンドを送付された宛先の被監視プロセッサのみがリー
ドデータを出力Ｓｖババス−２に送出することが許され
、ＳＶバス７−２においてデータの衝突が起るのを防止
している（データ人力Ｓｖバス７−１においては、８Ｖ
Ｐ２のみがこのバス７−１にデータを送出するので、特
別の制限をしなくてもデータの衝突は起らない）。

さて、第ｉｆｆにおけるリードステータスのＳｖコマン
ドを受けると、この被監視プロセッサｌｏ。

のステータスレジスタ（８ＴＳ）１４１の内容がライン
１４１００を介してマルチプレクサ（ＭＰＸ）１４０９
で選択され、これが、並列直列変換レジスタ１４１０で
直列ビットの形式は変換され、前述のようにして出力ド
ライバ１４１１を介してデータ出力ＳＶバス７−２に出
力される。かくして、５ｖＰ２はリードステータスのコ
マンドを送出することにより任意の被監視プロセッサ１
００のステータスレジスタ１４１の内容を知ることがで
きる。

ステータスレジスタ１４１の内容としてエラーフラグフ
ィールドとホルト（ＨＡＬＴ）ビットフィールドとを含
む。例えば、制御記憶１２０からＭＩＲ１２１にマイク
ロ命令が読出された場合にパリティエラーが検出される
と、マイクロ命令エラーフラグがエラー７ラグフイール
ドにセットされる。また、レジスタファイル１３０中の
データにパリティエラーが検出されると、レジスタファ
イルエラーフラグがエラーフラグフィールドにセットさ
れる。この他にも５ＶＰ２に通報すべきエラーが生じた
場合にこのフィールドを用いてエラー検出を通報する。

また、ホルトビットフィールドは、前述のＨＡＬＴＦ／
Ｆ１５０３がセットされてマシンクロックがストップし
た場合にホルトビットがセ・ソトされ但し、前述のよう
に、８Ｃバスアクセスのマイクロ命令の実行中はＨＡＬ
Ｔ　Ｆ／Ｆ　１５０３がセットされているのが正規の状
態であり、この場合におけるＦ／Ｆ１５０３のセット状
態を無視するようにするため、前述のように、　ＨＡＬ
Ｔ　Ｆ／Ｆ　１５０３の、禁止グー）　１５０９を通過
した出力を２イン１５００１を介してステータスレジス
タ（８Ｔ８）１４１に導き、これをホルトビットとして
使用している。

次に、第１表におけるリードＭＡＲのコマンドを受ける
と、この被監視プロセッサ１００のＭＡＲ１２３の内容
がライン１２３００を介してマルチプレクサ（ＭＰＸ）
１４０９で選択され、並列直列変換レジスタ１４１０お
よび出力ドライバ１４１１を介して出力Ｓｖババス−２
に送出される。

また、第１安におけるリードエバスのコマンドを受ける
と、この被監視プロセッサ１００のババス１３３の内容
がマルチプレクサ（ＭＰＸ　）　１４０９で選択され、
前述と同様にして出力Ｓｖババス−２に送出される。

５ｖＰ２は、これらのリードコマンドを特定の（プロセ
ッサ番号の）被監視プロセッサ化に送出することにより
、宛先のブロセ・ソサに関するこれらの情報全リードデ
ータとして容易に得ることができる。

最後に第１表のＳｖコマンドのリセットは、コマンドデ
コーダ１４０６の出力２イン１４０６３に特定の郷のパ
ルスを生成し、これをリセット信号としてこのプロセッ
サ内の必要な個所に供給する。

このライン１４０６３によるリセット信号は、例えば８
Ｃバス制御回路１１０　（第５図）の中のＦ／Ｆ１１０
２．アンドゲート１１０８全介してＦ／Ｆ１１０１、ま
たスタート・ストップ制御回路１５０（第８図）の中の
Ｈ，ＡＬＴＦ／Ｆ１５０３．Ｆ／Ｆ１５０４等等に供給
され、このプロセッサ＝ｉ　ＩＪ上セツトるのに用いら
れる。なおこのリセット信号１４０６３は“Ｏ“論理レ
ベルのパルス（ローアクティブパルス）を用いている。

さて、以上に詳述した本実織例の情報処理システムの機
能を用いて％　ＳＣバス１に対する出力ドライバがディ
セーブルできなくなシシステムダウンを起すという従来
例の欠点を除くには以下のように行なう。

、まず、システムの初期設定時に、８ＶＰ２はすべての
被監視プロセッサ１００に順番に前述のコネクトのＳｖ
コマンドを送り、これにより８Ｖババス御回路１４０中
に設けられたコネクト指令フリップフロップ１４０７’
にセットする（第７図タイムチャートのコネクト指令信
号（２イン１４０４７）で示す）、、これによシ各被監
視プロセッサｌｏ。

は、従来例の場合と全く同様に、各プロセッサ内のマイ
クロプログ２ムの制御により、必要な場合に自由にアド
レス出力ドライバ１１１およヒデータ出力ドライバ１１
２’にイネーブルしてアドレスおよびデータをそれぞれ
アドレスバス１−１およびデータバス１−２に送出する
ことができる。

かくして、正常のシステム動作が開始されると、５ＶＰ
２は各被監視プロセッサ化に順番にリードステータスの
Ｓｖコマンドを送出し、これにより各被監視プロセッサ
のステーゲスレジスタ１４工の内容を常に監視する。

もし、ある被監視プロセッサに、前述のホルトビットの
セ・ントが検出された場合には、この被監視プロセッサ
化に再度リードステータスのＳｖコマンドを送出してこ
れを確認する。ホルトビットのセットは、前述のように
、この被監視プロセッサのＳＣバス解放不能を含む重大
な障害発生を意味するので、これが確認されると５ＶＰ
２は、直ちに、この被監視プロセッサに対しディスコネ
クトのＳＶコマンドを送り、このプロセッサのＳＣバス
要求信号の送出全禁止し、アドレスバスｌ−１およびデ
ータバス１−２に対する出力ドライバをディセーブルす
る。かくして、ＳＣバス１の異常専有に起因するシステ
ムダウンの発生を回避する（第７図タイムチャートのＳ
Ｃバス解放で示す）。

また、ホルトビットのセット以外にも、エラーフラグの
セット等ステータスレジスタ１４１の内容に何か異常が
認められた場合には、８ＶＰ２はこの被監視プロセッサ
化に、リードＭＡＲあるいはリードエバス等のＳＶコマ
ンドを送り、この被監視プロセッサの内部動作状態に対
する情報を果状し、これを解析することにより異常状態
を判断し、システムに悪影響を及ぼす可能性のある障害
と判定された場合には、直ちにこの被監視プロセッサ化
にディスコネクトのＳｖコマンドを送り、このプロセッ
サのＳＣバスに対する出力をディセーブルしてこの障害
がシステムの他の部分に波及するのを防止する。

また１本実施例の、８ＶＰ２に工り各被監視プロセッサ
のＳＣバスに対する出力ドライバを強制的にディセーブ
ルできるという機能は、下記のような試験の遂行に際し
ても有効である。

例えば、ある被監視プロセッサの制御記憶１２０中の試
験ファームウェアが、自己のプロセッサのＭＭＵ３に対
するアクセス回路を試験する場合には、前述のように、
・ＳＣバス１を介して一群のデータ’１ＭＭＵ３の中の
メモリに書込み、ＳＣバス１全介して會込んだデータを
読出し、それをもとの書込みデータと比較する。もし５
両者が一致しない場合にはエラーがあったと判断する。

この場合、本実施例では、５ＶＰ２はＭＭＵ３と試験対
象であるこの被監視ブロセ・ソサとを除いたすべての他
のプロセッサ（ディスコネクトのＳＶコマンドを送ハこ
れらをすべてＳＣバス１から切離し、この被監視プロセ
ッサとＭＭＵ３だけとにしてから、この被監視ブロセ・
ソサの試験ファームウェアに起動をかける。この場合に
、ＭＭＵ３は事前に８ＶＰ２により試験済としておくこ
とにより、上述の試験でエラーが発生した場合には確実
に試験対象である被監視プロセッサの障害と判定するこ
とができる。

このように、本実施例によると、各被監視プロセッサの
試験ファームウェアによる診断をよシ容易で確実なもの
とすることができる。

なお５以上に詳述したのは本発明の一実捲例であり、本
発明は何もこれに限定されるものではない。

とくに１本実施例で説明したＳＶコマンドの種じて更に
自由に設定することができる。

また、監視ブロセ・ンサが被監視′グロセ・？す全順次
監視し、異常を検出してからこれに対してディスコネク
トコマンドを送出してＳＣ）くスを解放するまでの処理
に対しては、種々の異なるアルゴリズムの選択が可能で
ある。

以上述べたように、本発明によると、各被監視プロセッ
サのシステム共通／くスに対する出力ドライバを監視プ
ロセッサから強制的に非活性化できるようにした手段を
設け、前記監視ブロセ・ソサがこの手段を利用すること
によハ特定の被監視プロセッサの障害のためにシステム
共通ノ（スが圓用不能となりこのため生ずるシステムダ
ウン全防止することができる。

また、前記監視ブロセ・ソ丈が前記手段を利用すること
により各被監視ブロセ・ソサの試験ファームウェアによ
る診ＩＦｉ’によジ容易で確実なものとすることができ
るっ 第１図は本発明の方式を適用すべき情報処理システ、ム
の一例を示すブロック図、第２図は従来例を説明するた
めのブロック図、第３図は本発明の一実施例を簡単に示
すブロック図、第４図は本発明の実施例を詳細に示すブ
ロック図、第５図、第８図および第１０図は前記実施例
に用いる各回路の回路例を示す図、第６図、第７図およ
び第９図は本実施例の動作を説明するだめのタイムチャ
ート、および第１１図内および第１１図回は監視制御コ
マンドの構成およびリードデータ全説明するための図で
ある。

図において、１・・・・・・システム共通バス（ＳＣバ
ス）、１−１・・・・・・アドレスバス％　１−２・・
・・・・データバス、１−３・・・・・・コントロール
ライン、２・・・・・・監視制御用プロセッサ（ＳＶＰ
）、３・・・・・・主メモリユニット（ＭＭＵ）、４・
・・・・・演算処理プロセッサ（ＥＰＵ）、５・・・・
・・入出力装置制御用プロセッサ（ＩＯＰ）、６−・・
・・・・磁気ディスク装置制御用プロセッサ（ＭＡＰ）
、７・・・・・・システム監Ｌｌｔｔ［Ｉハス（Ｓｖバ
バス、７−１・・・・・・データ人力ＳＶバス、７−２
・・・・・・データ出力Ｓｖバス、１００・・・・・・
被監視プロセッサ、１１０・・・・・・ＳＣバス制御回
路、１１１・・・・・・アドレス出力ドライバ、１１２
・・・・・・データ出力ドライバ、１１３・・・・・・
アドレス出力レジスタ、１１４・・・・・・データ出力
レジスタ、１１５・・・・・・データ人力レジスタ％　
１２０・・・・・・制御記憶、１２１・・・・・・マイ
クロ命令レジスタ（ＭＩ几ハ１２２・・・・・・デコー
ダ、１２３・・・・・・マイクロ命令アドレスレジスタ
（ＭＡＲ）　、　　１３０　・・・・−・レジスタファ
イル、１３１・・・・・・加算器（ＡＬＵ）、１３２・
・・・・・アキュムレータ（ＡＣＣ）、１３３・・・・
・・内部バス（エバス）、１４０・・・・・・ＳＶバス
％ＩＪ　両回ｕ、１４１・・・・・・ステータスレジス
タ（８ＴＳ）、１５０・・・・・・スタート・スト・ツ
ブ制御回路、１１０１・・・・・・ＳＣバス要求フリッ
プ７０ツブ（Ｆ／Ｆ　）　、１１０２・・・・・・ＳＣ
バスイネーブルフリップ７０ツブ（Ｆ／Ｆ）、１１０３
．１１−０４・・・・・・７す・ツブ７０クブ（Ｆ／Ｆ
）、１４０１・・・・・・ブロセ・ソサ番号スイッチ、
１４０２・・・・・・プロセッサ番号レジスタ、１４０
３・・・・・・コマンドレジスタ、１４０４・・・・・
・直列並列変換レジスタ、１４０５・・・・・・比較器
、１４０６・・・・・・コ−ｒ　ｙ　）’デコーダ、１
４０７・・・・・・コネクト指令フリップフロップ、１
４０９・・・・・・マルチプレクサ（ＭＰＸ）、１４１
０・・・・・・並列直列変換レジスタ、１４１１・・・
・・・データ出力ドライバ、１５０１・・・・・・水晶
発振器、１５０２・・・・・・ページ・ツククロ・ツク
フリップフロ、ソ７”（Ｆ／Ｆ　）、　　１５０３＝マ
シンクロ・ツク停止フリップ７０・ツブ（、ＨＡＬＴＦ
／Ｆ）、１５０４・・・・・・マシンクロックフリップ
７０ツブ（Ｆ／Ｆ）、１５０５・・・・・・ワンショ・
ソトマルテ。

代理人　弁理士　　内　原　　　晋 ＳＣハ・・ズ 半２洒 茅３回

Claims (1)

1. 【特許請求の範囲】 監視プロセッサと。 複数台の被監視プロセッサと１ 、前記監視プロセッサおよび前記複数台の被監視プロセ
   ッサのそれぞれを接続する共通バスと。 前記監視プロセッサおよび前記複数台の被監視プロセッ
   サのそれぞれを接続する監視制御線とを有するプロセッ
   サ制御方式において、 前記複数台の被監視プロセッサのそれぞれは、前記監視
   プロセッサから前記監視制御線を介して与えられる指令
   に応答して前記共通バスに対する自己の出刃ドライバ全
   強制的に非活性化する手段を備えたことを特徴とするプ
   ロセツサ制御方式。