JPS59173842A - 固定小数点実数用乗算器を用いた等価的整数乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、固定小数点実数用乗算器を用いて２つＯ整数
製データから整数乗算データを得ることができる等測的
整数乗算装置に関する。

〔技術の背景と問題点〕

固定小数点実数は、ビット／クターンのある位置に仮想
的な小数点を考えたデータである。例えばＢｌ　Ｂａ　
Ｂ６・・・ＢＯというビットパターンにおいて最上位の
左端に仮想的小数点を置いた。Ｂ、Ｂ、・・・の場合は
小数を表わし、最下位の右端に仮想的小数点を置いた・
・・ＢｌＢｏ、の場合は整数を表わすことになる。

なおここでＢｌ（ｉ＝９〜０）は「０」または「１」で
ある。そして上記ビット列において最上位の左端に仮想
的小数点を置いたとき、このデータ値は。

（２−”Ｘ　Ｂ、＋　２’Ｘ　Ｂ、＋　２′Ｘ　Ｂｌ−
＋　２−”Ｘ　Ｂｏ）と考えることができる。

固定小数点実数用乗算器は、上記の如く、仮想小数点を
ある位置に固定し、これに合わせた乗算結果が得られる
ように設計されている。このような固定小数点実数用乗
算器において、整数データが必要な場合には、仮想小数
点を右端と考えれば整数データとして扱うことができる
ので２等価的に整数演算を行うことができる。

固定小数点実数データを扱うように設計されたマシンで
も整数乗算が必要となる場合として、２次元以上の配列
の要素をアクセスする場合が挙げら些−る。

例えばＦ　ＯＲＴ　ＲＡＮの記号で ＤＩＭＥＮＳ　ＩＯＮ　ＡＲＲＡＹ（３０、１０）と宣
言されている場合、すなわち縦６０要素のものが１０列
に二次元配列される場合に、この二次元配列中の１例え
ばＡＲＲＡＹ（２、Ｉ　）　　という要素をアクセスす
るとき、すなわちＩは１から１０までのいずれかを表わ
す変数であるとき２行目の１番目の要素をアクセスする
場合には。

（配列人ＲＲＡＹの左上端の先頭アドレス）＋３ｏｘ（
Ｉ−１）＋２−１　　　（Ｉ−１，２・・・１０）の計
算が必要である。このときに３０Ｘ（Ｉ−４）という整
数乗算が必要になる。

ところで入力がＴビット、出力がＲビットの固定小数点
実数用乗算器を用いて２つの入力データを乗算すると、
最大２Ｔビットの乗算結果が得られることはよく知られ
ている。したがってＲ）２Ｔならば入力データが整数で
も、固定小数点データでも乗算結果の全ビットが出力さ
れるので正しい乗算ゲータを得ることができる。

しかしながらマシンの中にはＲ（２Ｔ　＋例えば２つの
１０ビツトの入力データに対して１０ビツトの出力デー
タだけしか出力しない固定小数点実数用乗算器をもつも
のが少なくない。このような固定小数点実数用乗算器で
整数データの乗算を行うと、データの欠落を生じて正し
い乗算結果を得られない場合が生じることになる。

また整数乗算を行う方法には、従来加算法によるものと
、整数を２のべき数の加算に分解し、シフトと加算の組
合わせによる方法が多く用いられている。

前者は、繰返しを作って一方の整数データを他方の整数
データ回だけ加算する方法であるが、この方法は実行時
間が犬きく、シかもデータによる実行時間のばらつきが
激しいという欠点がある。

後者は、一方が定数のときに使用される方法で。

例えば整数データＤに定数１１を乗算するときは。

１１−２”＋２＋１に分解し、Ｄｘ１１＝（Ｄｘ２３＋
Ｄｘ２＋Ｄ）という形で、すなわちＤの３ビツト左シフ
ト値と１ビツト左シフト値とＤとを加えることにより乗
算が行われる。この方法も定数値の値によって、シフト
値、加算回数のばらつきが大きく、シかも一時データを
蓄わえることが必要となる。例えば実数が１５　（１５
＝２”＋２”＋２’＋１）では、　ｌＸ１５の等測的乗
算を行うため、下記の如き計算を行うものでアリ、この
ためにＴｌ、　Ｔ、という一時データを保持するため２
個の一時データ保持手段を必要とし、しかも加算は３回
行うことになる。

Ｔ、←（工の１ビツト左シフト） Ｔ２←（Ｉの２ピツト左シフト） Ｒ←（Ｈの３ピツト左シフ　）　）　＋　Ｔ２Ｒ４−Ｒ
＋　Ｔｓ Ｒ，−Ｒ＋　　Ｉ ここにＲは演算用レジスタを表わす。

〔発明の目的〕

本発明の目的は、固定小数点実数用乗算器はあるものの
整数用乗算器はないマシンにおいて、この固定小数点実
数用乗算器を使ってデータ欠落のない、正確な整数乗算
を簡単な操作で実現できるようにした乗算装置を提供す
ることである。

〔発明の構成〕

この目的を達成するために２本発明の固定小数点実数用
乗算器を用いた等測的整数乗算装置では。

仮想小数点以下の桁数がそれぞれＮ、ビット及びＮｊビ
ットの固定小数点実数データを入力して、仮想小数点以
下の桁数がＮ、ビットまでの乗算データを出力する固定
小数点実数用乗算器と、ＰＬビット及びＰ、ビットから
なる２つの整数型データの両方又は一方を ０≦ＱＩ≦Ｎ１−Ｐｉ、０≦Ｑ＋≦Ｎ、−ＰｉＱｌ＋Ｑ
２≧Ｎｔ　＋ＮＩ−Ｎτ という条件のもとてそれぞれＱ＋ビット及びＱ１ビット
ずつ上位にシフトさせた後、前記固定小数点実数用乗算
器に供給する入力手段を有し２等価的に上記２つの整数
型データの乗算を行うことを特徴とする。

〔発明の実施例〕

まず仮想小数点を左端に持つ固定小数点実数用乗算器を
用いた場合の実施例を第１図〜第６図によシ説明する。

ここで第１図は固定小数点実数用乗算器の説明図、第２
図は本発明の詳細な説明るときの本発明の実施例のａ８
Ａ図でおる。

ここで使用される固定小数点実数用乗算器は。

説明を容易にするため、第１図に示すように。

１０ビツトのシフトレジスタ８ＲＩ　、５ＲＪＫ入力さ
れた１０ビツトのデータＩ、Ｊを乗算器Ｍにょシ乗算し
、左側すなわち上位１０ビツトだけを乗算結果Ｒを１０
ビツトのレジスタＲＲに出力するマシンとする。

（１）２つの入力データＩ、Ｊがともに整数データのと
き ２　ツＯ入’ｊ）ｆ　　ｌ　Ｉ　、　Ｊ　ハ＋　　ｌ工
ｌ　＜２’、ＩＪＩ＜２’なる整数データである場合を
例にとって、第２図によ如説明する。この場合、整数デ
ータＩ、Ｊｉ次のように表現される。

Ｉ　＝　Ｉ４ｘ、？’＋Ｉ、ｘ２”＋・・・＋ム×２゜
Ｊ　＝　Ｊ、　ｘ　２’＋ＪＩＩＸ　２”＋−＋Ｊｏ：
Ｘ　２゜とａＩＩＩ　、　ＪＩ（ｉ　＝４〜０）は「１
」またはｒＯＪなる値である。

この整数データＩ、ＪをシフトレジスタＳＲＩ。

ＳＲＪ　　の下位ビットすなわち右端から入力すると第
２図のシフトレジスタＳＲＩ、、５ＲＪｌのように配列
される。

もしこの状態で直ちに乗算器Ｍで乗算すれば。

乗算結果は ００・・・・・・ＯＯＲＯＲｓ・・・・・・ＲＯ（−一
１−一一一） １０ビツト　　１０ビツト （Ｒｅ〜Ｒｏは「１」または「０」） となり１乗算結果のＲ，Ｒ８・・・Ｒ，部分は点線で示
した部分に出力され、実際のレジスタＲＨの部分は全て
「０」となり２乗算データは得られないことになる。

本発明では、シフトレジスタＳＲＩ　、ＳＲＪに入力さ
れた整数データＩ　、　Ｊ　（８Ｒ１１，８ＲＪ１）を
それぞれ５ビツトずつ、上位すなわち左側にシフトし。

８　ＲＩ２及びＳＲＪ、に示すように配列する。この状
態で乗算器Ｍで乗算すると９乗算結果は次のようになる
。

１０ビツト　　１０ビツト （Ｒ９〜Ｒｏは「１」または「０」） これにより乗算結果を示すＲ９〜Ｒｏ部分はすべてレジ
スタＲＲに出力されることになる。との乗算結果の整数
値は（１％　Ｘ　２’　＋　ＲｓＸ　２’　＋　−Ｒｏ
　Ｘ　２°）である。

このようにして乗算値が１０ビット以内の場合は、欠落
のない正しい整数データの乗算結果を得ることができる
。なお欠落のない正しい整数データの乗算結果を得るた
めの一般的な要件については後述する。

（２１入力データの一方が整定数のとき入力データの一
方が整数データＩ（ＩＩＩ＜２’）で。

他方のＪ（ＩＪＩ＜２’）が整定数の場合を、Ｊ＝５（
２進数表示で１０１）を例にとり、第３図により説明す
る。

Ｍｅ−ｔ’　−ｐ　Ｉ　（ｌ４Ｘ２’＋Ｉ、　Ｘ２’十
−＋ｌ０Ｘ２°）ハ。

上記（１）の場合と同様に、シフトレジスタＳＲＩ　　
の右端から整数データエを入力した後（ＳＲＩｌ）、５
ビツト左にシフトする（ＳＲＩ２）。また整定数５（１
（Ｎ）については、シフトレジスタＳＲＪに入力して５
ビツトシフトする代シに、あらかじめ２’（−３２）を
乗じて１６０（＝５Ｘ３２＝２’＋２’）を計算する。

この１６０（＝２’＋２６）　　をシフトレジスタ８Ｒ
Ｊ　　に入力すると、第３図に示すように、「００１０
１０００００Ｊなるビット列となる。２ｓを乗算するこ
とは、５ピツト左にシフトすることと等価である。シフ
トレジスタＳ　ＲＩ、とＳＲＪの内容を乗算すると、上
記（１）の場合と同様に２乗算結果を示すＲ９〜Ｒｏは
全てレジスタＲＲに出力される。乗算結果ノ整数値ハ（
Ｒｅ　Ｘ　２９＋　Ｒａ　Ｘ　２’　＋　・・・＋　Ｒ
ｏ　Ｘ　２°）となり、欠落のない正しい整数データの
乗算結果が得られる。

次に本発明の整数乗算方式の一般的な場合を第４図によ
り説明する。

固定小数点実数用乗算器において、入力側シフトレジス
タＳＲＩ　、８ＲＪの仮想小数点以下のビット数はＮｌ
　＋　ＮＩ　＋出力側レジスタＲＲの仮想小数点以下の
ビット数はＮ１であるものとする。第４図の各シフトレ
ジスタには、このＮ、　、　Ｎｌ　、　Ｎ、のビット数
だけが示されている。

２つの整数入力データＩ、Ｊは、それぞれＰＩビット＋
　”１ビツトとする。Ｎ、　、　ＮｌとＰ、、Ｐｉの間
には下式が成立する。

Ｎ、≧Ｐ、　、　　Ｎｊ≧Ｐ１　　・・・・・・・・・
・・・・・・　■整数入力データＩ、Ｊをそれぞれシフ
トレジスタ８ＲＩ　、８ＲＪに下位ビット（右端）から
入力すると、第４図に示す８Ｒ１１，５ＲＪ１のように
配列される。

次にシフトレジスタＳ　Ｒ１１を上位（左）にＱＩビッ
トシフトし、シフトレジスタ８ＲＪ、を上位（左）にＱ
１ビットシフトすると、第４図の８　ＲＩ２　、８　Ｒ
Ｊｚのように配列される。ＮＩ、ＰＬ、ＱＩとＮｊ　、
　Ｐｊ　、　Ｑｊの間には下式が成立する。

Ｎ、≧”ｌ　＋　ＱＩ　、　　Ｎｊ≧Ｐ３＋Ｑ＋　　・
・・・・・・・・・・・・−・　■このシフトレジスタ
５ＲＩ２，５ＲＪ２の状態で乗算器Ｍで乗算すると、全
体で（Ｎｌ　＋　Ｎｊ　）ビットの乗算結果の内容り、
左端を仮小数点として次のようになる。

０００・・・・・・０００　Ｒ，丸−１・・・・・・Ｒ
ＩＲ６００・・・・・・００・・・■（ＮＩ＋Ｎ１（Ｐ
＋＋Ｐ＋＋Ｑｔ＋Ｑｊ））個（Ｐ、＋Ｐ、）個　　（Ｑ
Ｉ−＋−ＱＩ）個出力側のレジスタＲＲには仮想小数点
から上位Ｎ、ビットが出力されるので、レジスタＲＲに
整数の乗算データ部（ＲイＲｎ−１・・・・・・ＲＩＲ
ｏ）が全部入るためには次の条件が成立しなければなら
ない。

（Ｎ＋＋Ｎ５−（Ｐｔ＋Ｐ３＋Ｑｔ＋Ｑ１　））＋（Ｐ
Ｉ＋ＰＩ　）≦Ｎ。

すなわち　ＱＩ　＋　Ｑｊ≧ＮＩ＋　ＮＨＮｒ・・・・
・・・・・・・・・・・　００式は■式の中に含まれる
ので、整数の乗算結果が欠落することなく出力側のシフ
トレジスタ８ＲＨに生じる条件は■式、■式となる。

先に示した実施例ｆｉｌ　、　＋２１では。

ＮＩ＝　ＮＨ＝　Ｎｒ−１０、ＱＩ−Ｑｌ＝　Ｑである
。したがって■式より ２Ｑ≧１０＋１Ｏ−１０＝１０　　　、”、Ｑ≧５（ビ
ット）となる。それ故９乗算結果の最下位がシフトレジ
スタＳＲＨの最下位と一致させるためには、Ｑ＝＝５ビ
ットにすればよい。

また■式よシＰＩ≦Ｎ＋−Ｑｌ　　、’、Ｐｔ≦５（ビ
ット）杓≦Ｎ、−Ｑ、　　　、’、Ｐｊ≦５（ビット）
となり、上記説明の際に用いた数値が得られる゛。

第５図は本発明の一実施例装置を示す。この第５図は次
のような考え方にもとづき構成されている。

実際の装置では、量産に適すること、コストの面から同
じシフトレジスタを使用することが好ましい。

■式においてＮ、、＝　Ｎｊ−Ｎ、−Ｎとすると。

ＱＩ　＋、　Ｑ１≧Ｎ　　・・・・・・・・・・・・・
・・　０乗算結果（ＲａＲａ−ｔ・・・・・・Ｒｔ　Ｒ
ｅ　）の最下位Ｒｏが出力側のレジスタＲＨの最下位と
一致すると９乗算結果の整数値は。

Ｒ１１Ｘ　２”　＋ｎ、−，Ｘ　２”−’＋・・・・・
・＋Ｒ，ｘ２’十Ｒ８×２゜と簡単に求められる。それ
故 Ｑ＋＋Ｑ１＝Ｎ　　　・・・・・・・・・・・・・・・
　■′とするのが好都合である。

またＱＩ−Ｑｓとすれば、シフト操作が容易である。

ＱＩ−ＱＩとすれば、■′式より ＱＩ−Ｑ３−−　　・・・・・・・・・・・・・・・　
■■式より ＰＩ−一　　　・・・・・・・・・・・・・・・　■し
たがって、まず入力整数データＩ、ＪがＮ／２ビット以
下であるかどうかを判別し、Ｎ／２ビツト以下ならば、
−率にＮ／２ビツト上位（左）にシフトシ、いずれか一
方がＮ／２よυ大９例えば■〉Ｎ／２ビツトならばＱＩ
を（Ｎ−Ｉ）ビットに減少し。

Ｑｊをその分だけ多く　（Ｑ＋＝Ｎ−ＱＩ　−Ｎビット
）シフトさせるようにすればよい。

上記の如き考え方により構成された第５図の実施例にお
いて、ＩＡは入力部で、第１シフトレジスタＳＲ，、第
２シフトレジスタＳＲ２，判別器ＣＯＭ等よりなる。ま
たＦＭはこれまで説明した固定小数点実数用乗算器で２
乗算器ＭとＮビットのレジスタＲＩ、ＲＪ、ＲＲ等より
なる。なお各レジスタは仮想小数点（左端）以下のＮビ
ット部分のみが示されている。そして整数データＩ、Ｊ
はそれぞれ第１シフトレジスタＳＲ，及び第２シフトレ
ジスタＳＲ２に格納されるとともに判別器ＣＯＭに供給
される。

判別器ＣＯＭは整数データＩ、ＪとＮのビット数を比較
し、Ｉ、Ｊ≦Ｎ／２　ビットならば第１シフトレジスタ
ＳＲ，と第２シフトレジスタＳＲ２をトモにＱ　＝　Ｎ
／２ビツト上位（左）にシフトさせた後。

固定小数点実数用乗算器ＦＭの入力側のレジスタＲＩ、
ＲＪにそれぞれ供給する。

もしＩ、Ｊのいずれか一方１例えばＩ＞Ｎ／／２ビット
のときは５判別器ＣＯＭは第１シフトレジスタＳＲ，を
（Ｎ−Ｉ）ビットだけ上位にシフトし、第２シフトレー
ジスタＳＲ，をＮビットだけ上位にシフトさせた後、レ
ジスタＲＩ、ＲＪにそれぞれ供給する。

それから第２レジスタＲＪ及び第２レジスタＲＪの内容
は乗算器Ｍによシ乗算され２乗算結果の上位Ｎビットが
レジスタＲＲに出力される。このときこれまでの説明か
ら明らかなように９乗算結果の整数値は欠落なくレジス
タＲＲに出力され。

かつその最下位はレジスタＲＲの最下位（右端）に出力
されることになる。

なお、整数データの一方が整定数で使用者により既にＱ
’＋ビットシフト、即ちこのＱ’１乗倍されたデータＪ
のときは１判別器ＣＯＭは使用者からＪに関する等測的
りフト数Ｑｊ’が情報として与えられ。

Ｑ％＝　Ｎ　−Ｑ’＋を計算して第１シフトレジスタ８
Ｒ１にはＱ＋ビットのシフトを指令し、第２シフトレジ
スタＳＲ，にはシフト不要を指令する。

〔発明の効果〕

本発明によれば、上記の説明から明らかなように４次の
如きすぐれた効果が得られる。

（イ）整数データ用の乗算器がなくても、固定小数点実
数用乗算器だけで整数データの乗算を等測的に実行でき
る。

（ロ）　欠落のない正しい整数乗算結果が得られる。

（ハ）乗算のための一時記憶操作か不要である。

（ニ）実行時間が短かい。整定数の場合は特に短かくて
すむ。

（ホ）　シフト操作だけで乗算できるので上記（ハ）と
あいまって装置の構成が簡単になシ、かつ入力データに
よる実行時間のばらつきも少くなる。

【図面の簡単な説明】

第１図は固定小数点実数用乗算器の説明図、第２図は本
発明の詳細な説明図、第６図は整数デ一り入力の一方が
整定数であるときの本発明の実な 施例、第４図は本発明の一般的へ場合の説明図、第５図
は本発明の一般的な場合の実施例である。 図中、ＩＡは入力部、ＦＭは固定小数点実数用乗算器、
ＳＲ＋は第１シフトレジスタ、８Ｒｚは第２シフトレジ
スタ、ＣＯＭは判別器、８ＲＩ、ＳＲＪは入力側シフ４
トレジスタ、ＲＲは出力側レジスタでおる。 特許出願人　富士通株式会社 代理人弁理士　山　谷　晧　榮

Claims (1)

1. 【特許請求の範囲】 （１１仮想小数点以下の桁数がそれぞれＮｉビット及び
   Ｎ１ビットの固定小数点実数データを入力して。 仮想小数点以下の桁数がＮ、ビットまでの乗算データを
   出力する固定小数点実数用乗算器と、ＰＬビット及びＰ
   、ビットからなる２つの整数型データの両方又は一方を
   下式に示す条件のもとてそれぞれ９％ビット及びＱｊビ
   ットずつ上位にシフトさせた後。 前記固定小数点実数用乗算器に供給する入力手段を有し
   ２等価的に上記２つの整数型データの乗算を行うことを
   特徴とする固定小数点実数用乗算器を用いた等測的整数
   乗算装置。 ０　≦　ＱＩ≦　Ｎ量−ＰＬ　、　０　≦　Ｑｌ　≦　
   Ｎｊ−ＰｉＱ＋＋　Ｑｌ≧Ｎｔ＋　Ｎ、　−Ｎ。 （２）　　入力手段が、シフトレジスタにより２つの整
   数製データを上位にそれぞれＱ＋ビット及びＱｊビット
   ずつシフトさせるものでおることを特徴とする特許請求
   の範囲第１項記載の固定小数点実数用乗算器を用いた等
   測的整数乗算装置。 １３１　　人力手段が、定数からなる整数型データには
   ２のべき数を乗算して上位にシフトさせ、その他の整数
   部データはシフトレジスタにより上位にシフトさせる・
   ことによりそれぞれＱ−ビット及びＱ＋ビットずつ上位
   にシフトさせるようにしたことを特徴とする特許請求の
   範囲第１項記載の固定、Ｊ＼数点実数用乗算器を用いた
   等測的整数乗算装置。