JPS63286933A

JPS63286933A - デイジタル直並列掛算器

Info

Publication number: JPS63286933A
Application number: JP62121230A
Authority: JP
Inventors: Makoto Onishi; 誠大西
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-05-20
Filing date: 1987-05-20
Publication date: 1988-11-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタル直並列掛算器に係シ、特に高速処理
に好適な直並列掛算器に関する。

〔従来の技術」ディジクル信号処理においてディジタル掛算はよく用い
らｊＬる。掛算も加算と同様、並列掛算と直並列掛算が
ある。並列掛算は高速処理できるがハード濾が大きい。

直並列掛算は・・−ド量は小さいが、処理速度が遅い待
機がある。直並列掛算器の１変形として米国特許第３７
７７１３０号にディジタルフィルタの構成に応用された
掛算器がある。

これはＲＯＭと並列加算器と累、ｓ、Ｖジスタ全組脅せ
たもので、ＲＯＭの係数全固定し、レジスタに！換える
Ｃとによシ、掛算器として動作する。

〔発明が解決しようとする問題点〕

上記促米技術、特に直並列掛算器は演算速度の点で問題
がめシ、実際の応用において使用分野が制限されていた
。

本発明の目的は高速演′ｓ全可能としたディジタル直並
列掛算器を提供することにある。

〔問題点を解決するための手段〕

上記目的は、並列加算器と累算レジスタ音用いた直並列
掛算器と、ブース（１３ｏｏｔｈ）のアルゴリズムを組
片せることにより達成される。まず並列加算器と累算レ
ジスタを用いた直並列掛算器について説明する。

被永数Ｘに乗数Ｙを掛は積Ｐを得る揚台を考える。Ｘは
Ｎビットの直列データで表わされ、ＹはＮビットの並列
データで衣わさ６るものとする。

Ｘ、ＹのＭＳＢｋＸｎ　、３’ｏ　ｂ　ＬＳＢｉｘＮ−
ｉ　１ｙＮ−１で表わすと、Ｘは次式のように表わ烙れ
る。

積Ｐ＝ＸＹはしたがって次式となる。

（２）式はＸｆｔＬ８Ｂ側から調べてＸ　ｌ＝Ｏならば
部分積にＯを加え、ｘＩ＝１ならば部分積にＹを加算し
２−１をかけていく過程をＮ回繰返すことにより実行で
きる。２−１′１に掛ける操作はデータの各桁？ｉ、Ｓ
Ｂ側に１ビットシフト（ただしＭＳＢは保存する）する
ことで実行できる。ハード構成としては、Ｘをシフトレ
ジスメに格納し、クロック信号で１．＋Ｓｄ側にシフト
する。シフトされたデータでＹをゲートし、Ｘｌ−１な
らばＹ′Ｊｔ並列加典器に人力し、部分積Ｓと訓算しｉ
Ｘ＋”０ならば加算を行なわない。並列加算器の出力Ｓ
は累算レジスタによって保持し、保持出力全並列加算器
にＬ　Ｓ　Ｂ　１ｊｌ１１にデータ全ビットシフトして
加える。以上の構成で、Ｘの各ビット’ｅＬ、ｉＢから
順次調べなからＮクロック期間実行すれば積Ｐが得られ
る。

ところで、上述した直並列掛算器では掛算ｆ：夷行する
のにＮクロック時間が必要であった。１クロック時間に
２ビット調べられれば掛算に要する時間は−クロツク時
間に短縮できる。これを可能にするのがＢｏｏｔｈのア
ルゴリズムでろる。ここで。

Ｂｏｏｔｈアルゴリズムについてはたとえば６デイジタ
ル信号処理”電子通信学会編１９７６　、　Ｐ、　１４
５に詳しく説明されている。

並列ＩＲ算器においてはハード孟が大きくなることが問
題となってお贋、これを解決する手段としてＢ□ｏｔｈ
アルゴリズムが用いられている。Ｎビットの被乗数Ｘ′
ｆ：、２の補数表示で表わすと、ａｌ＝　−ｘ＠　＋ｘ１２−１＋ｘ２２−２＋Ｘ３２−”＋
−＋ＸＮ−１２−”１と表わせる。

（３）式を変形して。

Ｘ＝Ｘ＋２（Ｘ十Ｘｏ）　　２（Ｘ＋Ｘｏ　　）＝　Ｘ
Ｉ　＋　Ｘｚ　２−’　＋　ＸＨ２−”　＋・−・＋ｘ
Ｎ−１２−””　＋　ＸＨ２−”Ｌ−ｘ６＋ｘ１２−１
＋ｘ２２−”＋・”＋ＸＨ−２２−”＋　ＸＮ−１２−
′−２Ｘ１２−１−２Ｘ、２”−・・・−ＸＮ４２−Ｎ
４＝ｔｘをｘｏ）＋（ｘｚ　　　ｘｔ）２−１＋（ｘａ
−Ｘ２）２−２＋−・・＋（ｘＨ−ＸＮ−１）２−Ｎ７
＋ただしｈ　　Ｘ　ｓ　”　Ｏとする。（４２式をみる
と、各桁の式の形がすべて同じになっていることがわか
る。

ここで、Ｎ＝２Ｍ（偶数〕と仮定し、２桁ずつまとめる
と。

Ｘ＝（ｘ２＋ｘｔ　　２ｘｏ）２−１＋（ｘ４＋ｘ３−
２ｘｚ）２−３＋−＋　（ｘ　Ｈ＋　ＸＮ−１−２ＸＮ
−２）　２−”’＝Ｓ（１ン２−１＋Ｓ（３ン２−３＋
・・・＋５（Ｎ−ｔ　１２−”’　　　　　　　　　　
　（５）となる。（５）成金Ｐ＝Ｘ−Ｙに代入すると、
Ｐ＝ＹＳ（ｔ）２−’十ＹＳ（３）２−３＋・・・＋Ｙ
Ｓ（Ｎ−ｔ　）２−Ｎ”となる。（６）式は５をＹに掛
け２ビットシフトしな行できること金示している。（６
）式は２次のＢｏｏｔｈのアルゴリズムと呼ばれている
。（４）式を３桁ずつまとめると。

Ｘ＝（Ｘ３＋Ｘ２＋２Ｘｌ−４ＸＯ）２−”＋（Ｘ６＋
Ｘ５＋２Ｘ４　　４Ｘ３ン２−１１となり、３次のＢｏ
ｏｔｈアルゴリズムが得らｎる。

〔作用〕

以上説明したＢｏｏｔｈのアルゴリズムを直並列掛算器
に応用することによって並列掛算器の高速化上行なうこ
とができる。ただし、ビットシフトしながら累算してい
かなければならないので、並列加算器音用いた方式でな
いと構造が複雑となめ。

直並列加算器でも２パイプライン掛算器や、直列加算器
を用いた構成では適用できない。

さて、３次のＢｏｏｔｈアルゴリズムでは（７）式ｅＰ
＝Ｘ−Ｙに代入すると、部分積の演算は（ｘ、　十Ｘ　
ｉ−１＋２　Ｘ　＋−２４Ｘ　＋−３）　Ｙで行なわれ
る。部分積はＸＩ”””Ｘｌ−３の１直によって、０２
士Ｙ、±２Ｙ。

±３Ｙ、±４Ｙ０９通りの値となる。したがって。

Ｘ　Ｉ　−Ｘ　ｌ−３およびＹＫよって０〜±４Ｙ全計
算する部分積演算回路を用いることによシ、上述したこ
とが実現でさる。部分積演算回路１′ｉ几０．Ｍを用い
て容易に実現できるが、２次のｊ３ｏｏｔｈアルゴリズ
ムではＯ２±Ｙ、±２Ｙの５通りの頭金求めればよいの
で論理回路で、符号反転、ビットシフト金貸ない実行す
ることもできる。

〔実施例〕

以下、本発明の一実施例全図面？用いて説明する。第１
図において、１は被乗数データ全直列データに変換する
並直変換シフトレジスタ、２は乗数データＹを保持する
ラッチレジスタ、３は被乗数データを３ビットずつ調べ
る検査回路、４は検査回路３の出力に応じて乗数データ
Ｙから部分積を計算する部分積演算回路、５は部分損金
累算していく並列加算器、６は累算結果全保持するラッ
チレジスタである。第１図は２次のＢｏｏｔｈアルゴリ
ズムを直並列掛算器に適用した例である。重連したよう
に検査回路３と部分積演算回路４　をＲＯＭによって構
成することもできる。２次より高次のｆ３ｏｏ　ｔｈア
ルゴリズムではＲＯＭを用いることで構成が簡単になる
。

第１図の動作を以下に！明する。被乗数データＸは並直
列変換シフトレジスタ１によって直列データとなり、２
ビットずつＬＳＢ側にシフトされる。検査回路３によっ
て５ｏ−ＸＩ−３＋　５ｔ＝Ｘを２ｓ８２＝ＸＩ−Ｌの
３ビットずつ検査し、０＝Ｓｚ　＋Ｓｒ　　２８ｏ’ｊ
ｒ：計算する。０は（Ｓｏ、Ｓｔ、８２）の値により０
．±１．±２の５通りの値をとる。０の＋ｉを乗数デー
タＹに掛けた頭金部分積演算回路４で計算し、並列加算
器５に加えて累算する。累算粕果はラッチレジスタ６で
保持し、ＬＳＢＩＩＩに２ビットシフトして並列加算器
５に加える。以上のステップを直列データＸがシフトし
終わるまで繰り返す。以上によって式（６）で表わされ
た掛算が処理でき、槓Ｐ＝ＸＹはラッチレジスタ６に格
納される。

検査回路３の具体的回路？第２図に示す。同図（ｂ）に
おいて２１．２２は３人力論理積ゲート。

２３．２４は２人力論理積ゲート、２５．２６はｍ理和
ゲートでろゐ。同図（ａ）の論理値表から判るように演
算の種類は０，１，２の積算と符号の反転である。した
がって符号反転（Ｊｏ＝Ｓｏ＋係数掛算は０”出力と、
Ｙ、２ＹＣＹをＭＳＢ側に第１図の部分積演算回路４の
具体的回路を第３図に示す。第３図において３１１〜３
１ｍは論理積ゲー）、３２１〜３２ｎは論理和ゲート、
３３１〜３３ｎは排他論理和ゲートである。論理積ゲー
ト、論理和ゲートにより選択回路全形成し、０２が”１
＃のとき入力の各桁はそのまま出力され。

０１が６１＃のとき入力の各桁はＭＳＢ側に１ビットシ
フトされて出力される。０２，０１がともに０＃のとき
は出力は′０″となる。選択回路の出力は排他論理和に
より（Ｊｏが”１”のときは論理が反転されて、Ｏｏが
１０”のときはそのま筐出力ちれる。したがって第３図
に示す部分積演算回路により、０．±Ｙ、±２Ｙの部分
積演算が実行できる。なお、論理演算によジデータの符
号全反転するには各桁の鮪理値を反転し、ＬＳＢに”１
”を加える必要がろる。第１図の並列加算器のＬＳＢに
（Ｊ２　ｋ加えてこれを来何している。

以上説明した構成により、２次のＢｏｏｔｈアルゴリズ
ム全直並列掛算器に適用でき、直並列＃算器の演算時間
を従来の約１／２に高速化することができる。

〔発明の効果〕

本発明によれば、直並列掛算器にＢｏｏｔｈアルゴリズ
ム金通用することによシ、掛算に要する時間全短縮する
ことができ、従来高速化のできなかった直並列掛算器全
高速化することができる。高次のＢｏｏｔｈアルゴリズ
ムでは２部分積演算回路をＲＯＭで構成することができ
、従来の直並列掛算器に追加される回路はごく少量です
む。

【図面の簡単な説明】

第１図は本発明の一実施例金示す回路構成図。第２図は第１図中の検査回路の論理値表および具体的回
路図、第３図は第１１中の部分積演算回路の具体的回路
図である。１・・・並直変換シフトレジスタ、２・・・ラッチレジ
スタ、３・・・検査回路、４・・・部分積演算回路、５
・・・並列加算器、６・・・ラッチレジスタ、２１．２
２・・・３人力論理積ゲート、２３．２４・・・２人力
論理積ゲート、２５，２６・・・論理和ゲート、３１１
〜３１ｍ・・・論理積ゲート、３２１〜３２ｎ・・・論
理和ゲート、３３１〜３３．ｎ・・・排他論理和ゲート
。￥　１　図第２図（α）　　　　　　　　　　　　　　　　　　　（ｂン
第　３　図

Claims

【特許請求の範囲】１、直列被乗数データＸに並列乗数データＹを掛けるデ
ィジタル直並列掛算器において、直列被乗数ＸをＬＳＢ
から１ビット重複しながらＮビットずつ検査する検査回
路と、該検査回路の出力に応じて並列乗数Ｙに±１を掛
け、かつ、０、１、・・・２＾Ｎ＾−＾２倍する部分積
演算回路と、該部分積演算回路の出力を累算する並列加
算器と、該並列加算器の累算結果を保持し、結果をＬＳ
Ｂ側にＮ−１ビットシフトして前記並列加算器の累算結
果入力端子に加えるラッチレジスタとで構成したことを
特徴とするディジタル直並列掛算器。２、特許請求の範囲第１項記載のディジタル直並列掛算
器において、前記直列被乗数ＸをＭＳＢ側から２ビット
ずつのグループに分け、各グループの２ビットとそれよ
り下位の１ビットを合せた３ビットずつをＬＳＢ側から
前記検査回路によつて検査し、前記３ビットデータが“
０００”（０）あるいは“１１１”（７）のときには前
記部分積演算回路の出力Ｓを０とし、前記３ビットデー
タが“００１”（１）あるいは“０１０”（２）のとき
には前記出力Ｓを前記並列乗数Ｙとし、前記３ビットデ
ータが“０１１”（３）のときには前記出力Ｓを前記並
列乗数Ｙの２倍とし、前記３ビットデータが“１００”
（４）のときには前記出力Ｓを前記並列乗数Ｙの−２倍
とし、前記３ビットデータが“１０１”（５）あるいは
“１１０”（６）のときには前記出力Ｓを前記並列乗数
Ｙの−１倍として出力するように前記部分積演算回路を
構成し、かつ前記ラッチレジスタの出力をＬＳＢ側に２
ビットシフトして前記並列加算器の累算結果入力端子に
入力するように構成したことを特徴とするディジタル直
並列掛算器。