JPS5916425B2 - フキハツセイメモリソシ - Google Patents
フキハツセイメモリソシInfo
- Publication number
- JPS5916425B2 JPS5916425B2 JP50159362A JP15936275A JPS5916425B2 JP S5916425 B2 JPS5916425 B2 JP S5916425B2 JP 50159362 A JP50159362 A JP 50159362A JP 15936275 A JP15936275 A JP 15936275A JP S5916425 B2 JPS5916425 B2 JP S5916425B2
- Authority
- JP
- Japan
- Prior art keywords
- gate oxide
- oxide film
- memory element
- nonvolatile memory
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005641 tunneling Effects 0.000 claims description 10
- 230000006870 function Effects 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000009825 accumulation Methods 0.000 description 4
- HLXGRHNZZSMNRX-UHFFFAOYSA-M sodium;3-(n-ethyl-3,5-dimethylanilino)-2-hydroxypropane-1-sulfonate Chemical group [Na+].[O-]S(=O)(=O)CC(O)CN(CC)C1=CC(C)=CC(C)=C1 HLXGRHNZZSMNRX-UHFFFAOYSA-M 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003446 memory effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路化に好適な不揮発性メモリ素
子に関するものである。
子に関するものである。
ＭＮＯＳ構造あるいはＭＡＯＳ構造を持’■Ｅ）Ｓ型ト
ランジスタカζ所定の条件下で不揮発性のメモリ効果を
有することは、既によく知られている。
ランジスタカζ所定の条件下で不揮発性のメモリ効果を
有することは、既によく知られている。
ところで、かかる不揮発性メモリ効果を有する素子への
書き込み回数を増すと、トラップ準位が変化して、メモ
リ素子としての機能ならびに信頼０ 性が著るしく損わ
れる。このトラップ準位の変化は、ソースあるいはドレ
イン領域近傍において顕著であることが知られている。
また、ＭＮＯＳ型メモリ素子では、使用条件によつて情
報の記憶に関与するしきい値が、ゲート５ ソース間電
圧が零ボルトのときでも導通するデブレツシヨン型とな
る場合がある。
書き込み回数を増すと、トラップ準位が変化して、メモ
リ素子としての機能ならびに信頼０ 性が著るしく損わ
れる。このトラップ準位の変化は、ソースあるいはドレ
イン領域近傍において顕著であることが知られている。
また、ＭＮＯＳ型メモリ素子では、使用条件によつて情
報の記憶に関与するしきい値が、ゲート５ ソース間電
圧が零ボルトのときでも導通するデブレツシヨン型とな
る場合がある。
したがつて、これを集積化したときには、必要なデータ
を読みだすにあたク、そのメモリ素子を指定するべく、
１個のメモリ素子に対して少くとも１個の読みだし０
用トランジスタを別に付加することが必要となる。本発
明は、従来のメモリ素子における問題点、すなわち、書
き込み回数の増加にともなうトラップ準位の変化ならび
にメモリ素子とは異なる読みだし用トランジスタの付加
を排除することのでき５ る新規な不揮発性メモリ素子
を提案するものである。本発明にかかる不揮発性メモリ
素子の特徴は、ドレイン領域とソース領域間にある半導
体基板上に、電子または正孔のトンネリングが起りうる
厚’０ さの第１ゲート酸化膜と、これよりは厚く、電
子または正孔のトンネリングが赴妬ことのない第２ゲー
ト酸化膜とが連続したゲート酸化膜を形成するとともに
、第１ゲート酸化膜を少くともソース領域ならびにドレ
イン領域のいずれか一方と重り５ 合うことのない部分
に位置させ、さらに、この第１ゲート酸化膜上にのみ、
窒化シリコン膜もしくはアルミナ膜等のキャリアの蓄積
機能を有する絶ｑ、−縁膜を形成し、さらに、同絶縁膜
および第２ゲート酸化膜上に連続したゲート電極層を形
成したところにある。
を読みだすにあたク、そのメモリ素子を指定するべく、
１個のメモリ素子に対して少くとも１個の読みだし０
用トランジスタを別に付加することが必要となる。本発
明は、従来のメモリ素子における問題点、すなわち、書
き込み回数の増加にともなうトラップ準位の変化ならび
にメモリ素子とは異なる読みだし用トランジスタの付加
を排除することのでき５ る新規な不揮発性メモリ素子
を提案するものである。本発明にかかる不揮発性メモリ
素子の特徴は、ドレイン領域とソース領域間にある半導
体基板上に、電子または正孔のトンネリングが起りうる
厚’０ さの第１ゲート酸化膜と、これよりは厚く、電
子または正孔のトンネリングが赴妬ことのない第２ゲー
ト酸化膜とが連続したゲート酸化膜を形成するとともに
、第１ゲート酸化膜を少くともソース領域ならびにドレ
イン領域のいずれか一方と重り５ 合うことのない部分
に位置させ、さらに、この第１ゲート酸化膜上にのみ、
窒化シリコン膜もしくはアルミナ膜等のキャリアの蓄積
機能を有する絶ｑ、−縁膜を形成し、さらに、同絶縁膜
および第２ゲート酸化膜上に連続したゲート電極層を形
成したところにある。
以下に図面を参照して本発明にかかる不揮発性メモリ素
子を具体的に説明する。
子を具体的に説明する。
第１図は、本発明の一実施例にかかる不揮発性メモリ素
子の断面図であり、図中１は例えばＮ型のシリコン基板
、２はＰ型ドレイン領域、３はＰ型ソース領域、４はキ
ヤリアのトンネリングが起りうる厚さ（２０〜３０Ａ程
度）のゲート酸イ▲５はキヤリアのトンネリングが起る
ことのない厚さを持つ通常のゲート酸化膜、６はゲート
酸化膜４の上部にのみ形成された窒化シリコン膜あるい
はアルミナ膜等のキヤリアの蓄積機能を有する絶縁膜、
そして７はゲート酸化膜５ならびに絶縁膜６の上に連続
して形成されたゲート電極層である。
子の断面図であり、図中１は例えばＮ型のシリコン基板
、２はＰ型ドレイン領域、３はＰ型ソース領域、４はキ
ヤリアのトンネリングが起りうる厚さ（２０〜３０Ａ程
度）のゲート酸イ▲５はキヤリアのトンネリングが起る
ことのない厚さを持つ通常のゲート酸化膜、６はゲート
酸化膜４の上部にのみ形成された窒化シリコン膜あるい
はアルミナ膜等のキヤリアの蓄積機能を有する絶縁膜、
そして７はゲート酸化膜５ならびに絶縁膜６の上に連続
して形成されたゲート電極層である。
以上の構成からなる本発明の不揮発性メモリ素子では、
図示するところからも明らかなように、キヤリアのトン
ネリングが起りうる厚さのゲート酸化膜４はドレイン領
域２とは重らず、したがつて、ソース領域３の側におい
てのみ、ＭＮＯＳ構造もしくはＭＡＯＳ構造が成立し、
一方、ドレイン領域２の側においてＭＯＳ構造が成立し
ている。勿論、ゲート酸化膜４と５の形成位置を逆にし
てもよく、この場合には、ドレイン領域側口ＮＯＳ構造
あるいはＭＡＯＳ構造が成立する。第２図は、第１図で
示した不揮発性メモリ素子の等価回路を示す図である。
図示するところからも明らかなように、キヤリアのトン
ネリングが起りうる厚さのゲート酸化膜４はドレイン領
域２とは重らず、したがつて、ソース領域３の側におい
てのみ、ＭＮＯＳ構造もしくはＭＡＯＳ構造が成立し、
一方、ドレイン領域２の側においてＭＯＳ構造が成立し
ている。勿論、ゲート酸化膜４と５の形成位置を逆にし
てもよく、この場合には、ドレイン領域側口ＮＯＳ構造
あるいはＭＡＯＳ構造が成立する。第２図は、第１図で
示した不揮発性メモリ素子の等価回路を示す図である。
図示するように、不揮発性メモリ素子８とＭＯＳ型トラ
ンジスタ９との複合素子とみなしうる。そして、ＭＯＳ
型トランジスタ９は、不揮発性メモリ素子８を保護する
とともに、メモリセルの位置指定をなすためのトランジ
スタとして作用する。また、かかる構造によれば、ゲー
ト電極７とドレイン領域２との間の電界による影響ハメ
モリ ５素子として作用するゲート酸化膜４とキヤリア
の蓄積機能を有する絶縁膜６との界面に及ぶことはなく
、したがつて、この電界の影響に基くトラツプ準位の変
化は生じない。
ンジスタ９との複合素子とみなしうる。そして、ＭＯＳ
型トランジスタ９は、不揮発性メモリ素子８を保護する
とともに、メモリセルの位置指定をなすためのトランジ
スタとして作用する。また、かかる構造によれば、ゲー
ト電極７とドレイン領域２との間の電界による影響ハメ
モリ ５素子として作用するゲート酸化膜４とキヤリア
の蓄積機能を有する絶縁膜６との界面に及ぶことはなく
、したがつて、この電界の影響に基くトラツプ準位の変
化は生じない。
以上説明してきたように、本発明にかかる不揮発性メモ
リ素子は、書き込み回数の増加にしたがつて、トラツブ
準位が変化する不都合の排除される構造を有する。
リ素子は、書き込み回数の増加にしたがつて、トラツブ
準位が変化する不都合の排除される構造を有する。
また、メモリセル指定用のトランジスタを内蔵する構造
であるため、これを集積回路化するにあたり、特に、メ
モリセル指定用のトランジスタを作り込む必要がなく、
したがつて集積度を高める面でも効果を奏する。なお、
以上説明してきた本発明の不揮発性メモリ素子において
は、キヤリアのトンネリングが起ることのない厚さのゲ
ート酸化膜の厚みを、通常のＭＯＳ型トランジスタのゲ
ート酸化膜の厚みと同一に設定することが可能であり、
このことによつて、メモリセル指定用のＭＯＳ型トラン
ジスタは、これを独立に形成した場合にくらべて何等遜
色のない動作を行う。
であるため、これを集積回路化するにあたり、特に、メ
モリセル指定用のトランジスタを作り込む必要がなく、
したがつて集積度を高める面でも効果を奏する。なお、
以上説明してきた本発明の不揮発性メモリ素子において
は、キヤリアのトンネリングが起ることのない厚さのゲ
ート酸化膜の厚みを、通常のＭＯＳ型トランジスタのゲ
ート酸化膜の厚みと同一に設定することが可能であり、
このことによつて、メモリセル指定用のＭＯＳ型トラン
ジスタは、これを独立に形成した場合にくらべて何等遜
色のない動作を行う。
また、各膜の厚みであるがキヤリアのトンネリングが起
るゲート酸化膜の厚さが２０〜３０Ａ程度、キヤリアの
蓄積機能を有する絶縁膜の厚さが４００〜１０００Ａ程
度、キヤリアのトンネリングが起ることのないゲート酸
化膜の厚さが１０００〜１２００Ａ程度である。
るゲート酸化膜の厚さが２０〜３０Ａ程度、キヤリアの
蓄積機能を有する絶縁膜の厚さが４００〜１０００Ａ程
度、キヤリアのトンネリングが起ることのないゲート酸
化膜の厚さが１０００〜１２００Ａ程度である。
第１図は、本発明にかかる不揮発性メモリ素子の断面図
、第２図は本発明に係る不揮発性メモリ素子の等価回路
である。 １・・・・・・半導体基板、２・・・・・・ドレイン領
域、３・・・・・・ソース領域、４・・・・・・キヤリ
アのトンネリングが起るゲート酸化膜、５・・・・・・
キヤリアのトンネリングが起ることのないゲート酸化膜
、６・・・・・・キヤリアの蓄積機能を有する絶縁膜、
ｒ・・・・・・ゲート電極層、８・・・・・・不揮発性
メモリ素子。
、第２図は本発明に係る不揮発性メモリ素子の等価回路
である。 １・・・・・・半導体基板、２・・・・・・ドレイン領
域、３・・・・・・ソース領域、４・・・・・・キヤリ
アのトンネリングが起るゲート酸化膜、５・・・・・・
キヤリアのトンネリングが起ることのないゲート酸化膜
、６・・・・・・キヤリアの蓄積機能を有する絶縁膜、
ｒ・・・・・・ゲート電極層、８・・・・・・不揮発性
メモリ素子。
Claims (1)
- １ 一導電型の半導体基板内に作り込まれた、これとは
反対導電型のドレイン領域とソース領域との間に露呈す
る前記半導体基板表面上に、キャリアのトンネリングが
起る厚さの第１のゲート酸化膜と、これよりは厚く、キ
ャリアのトンネリングが起ることのない厚さの第２のゲ
ート酸化膜を形成するとともに前記第１のゲート酸化膜
を、少くともドレイン領域およびソース領域のいずれか
一方とは重なり、他方とは重り合うことのない部分に位
置させ、さらにこの第１ゲート酸化膜上にのみキャリア
の蓄積機能を有する絶縁膜を形成し、さらに同絶縁膜お
よび前記第２のゲート酸化膜上に連続したゲート電極層
を形成したことを特徴とする不揮発性メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50159362A JPS5916425B2 (ja) | 1975-12-25 | 1975-12-25 | フキハツセイメモリソシ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50159362A JPS5916425B2 (ja) | 1975-12-25 | 1975-12-25 | フキハツセイメモリソシ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5279670A JPS5279670A (en) | 1977-07-04 |
| JPS5916425B2 true JPS5916425B2 (ja) | 1984-04-16 |
Family
ID=15692173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50159362A Expired JPS5916425B2 (ja) | 1975-12-25 | 1975-12-25 | フキハツセイメモリソシ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916425B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03242978A (ja) * | 1990-02-21 | 1991-10-29 | Kawasaki Steel Corp | 半導体記憶装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4873086A (ja) * | 1971-11-24 | 1973-10-02 | ||
| JPS4880283A (ja) * | 1972-01-28 | 1973-10-27 | ||
| JPS4915380A (ja) * | 1972-05-18 | 1974-02-09 | ||
| JPS51121274A (en) * | 1975-03-28 | 1976-10-23 | Westinghouse Electric Corp | Semiconductor device and method of producing same |
-
1975
- 1975-12-25 JP JP50159362A patent/JPS5916425B2/ja not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4873086A (ja) * | 1971-11-24 | 1973-10-02 | ||
| JPS4880283A (ja) * | 1972-01-28 | 1973-10-27 | ||
| JPS4915380A (ja) * | 1972-05-18 | 1974-02-09 | ||
| JPS51121274A (en) * | 1975-03-28 | 1976-10-23 | Westinghouse Electric Corp | Semiconductor device and method of producing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5279670A (en) | 1977-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4412311A (en) | Storage cell for nonvolatile electrically alterable memory | |
| US7525149B2 (en) | Combined volatile and non-volatile memory device with graded composition insulator stack | |
| KR910020904A (ko) | 반도체기억장치 및 그 제조 방법 | |
| US9368506B2 (en) | Integrated circuits and methods for operating integrated circuits with non-volatile memory | |
| JPH0557745B2 (ja) | ||
| EP0443515B1 (en) | Nonvolatile semiconductor device | |
| JPH0536991A (ja) | 半導体記憶装置 | |
| JP2005353984A (ja) | 不揮発性記憶装置 | |
| JPH0582787A (ja) | 薄膜トランジスタ型不揮発性半導体メモリ装置 | |
| JPH0424969A (ja) | 半導体記憶装置 | |
| JPS5916425B2 (ja) | フキハツセイメモリソシ | |
| JP4591691B2 (ja) | 半導体装置 | |
| JP2643860B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPS5958868A (ja) | 半導体不揮発性メモリ | |
| JPS63199464A (ja) | 不揮発性半導体記憶装置 | |
| JPS6043039B2 (ja) | 半導体記憶装置 | |
| JPS59229874A (ja) | 不揮発性メモリおよびその駆動方法 | |
| JP2667099B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS6335111B2 (ja) | ||
| JPS59135B2 (ja) | 半導体記憶装置 | |
| JPS6120148B2 (ja) | ||
| JP2871836B2 (ja) | 半導体不揮発性記憶装置とその製造方法 | |
| JPH04336469A (ja) | 不揮発性半導体記憶装置 | |
| JP2729622B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0770625B2 (ja) | 半導体記憶装置 |