JPS5916330A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5916330A JPS5916330A JP57126376A JP12637682A JPS5916330A JP S5916330 A JPS5916330 A JP S5916330A JP 57126376 A JP57126376 A JP 57126376A JP 12637682 A JP12637682 A JP 12637682A JP S5916330 A JPS5916330 A JP S5916330A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、１１− Ｖ族化合物半導体集積回路の製造工
程の簡略化を図った半導体装置の製造方法に関するもの
である。
程の簡略化を図った半導体装置の製造方法に関するもの
である。
近年、Ｈ−ｖ族化合物半導体を用いた発光素子部と、そ
の駆動回路の一体化を図った集積回路の製造方法の確立
と簡略化が必要となっている。一般に発光素子部におい
ては、その電流注入領域形成には狭ストライプ状にかつ
深い拡散を、駆動回路部においては浅い拡散を用いた構
造になっている。そのため発光素子部の拡散は熱拡散が
、駆動回路部ではイオン注入が用いられている。
の駆動回路の一体化を図った集積回路の製造方法の確立
と簡略化が必要となっている。一般に発光素子部におい
ては、その電流注入領域形成には狭ストライプ状にかつ
深い拡散を、駆動回路部においては浅い拡散を用いた構
造になっている。そのため発光素子部の拡散は熱拡散が
、駆動回路部ではイオン注入が用いられている。
■−Ｖ族化合物集積回路における従来の一般的な構造と
その製造方法を第１図ａ −ｄを用いて説明する。同図
において、１はｎ」−型基板２はエピタキシャル活性層
、３はｎ−型エピタキシャル層４は絶縁膜であり、第１
領域は発光素子部、第２領域は駆動回路部（以下同じ）
である。まず、第１領域の絶縁膜４に発光素子電流注入
窓５を開ける（第１図ａ）。次に、亜鉛捷たはカドミウ
ムのＶ族化合物を拡散源として深い拡散層６を形成する
（第１図ｂ）。この後、全面に絶縁膜７を形成後第２領
域に駆動素子窓８を開け、イオン注入９を行なう（第１
図Ｃ）。そして、イオン注入後の回復熱処理をキャップ
レス法で行ない、第２領域に浅い拡散層１０を形成する
（第１図ｄ）。
その製造方法を第１図ａ −ｄを用いて説明する。同図
において、１はｎ」−型基板２はエピタキシャル活性層
、３はｎ−型エピタキシャル層４は絶縁膜であり、第１
領域は発光素子部、第２領域は駆動回路部（以下同じ）
である。まず、第１領域の絶縁膜４に発光素子電流注入
窓５を開ける（第１図ａ）。次に、亜鉛捷たはカドミウ
ムのＶ族化合物を拡散源として深い拡散層６を形成する
（第１図ｂ）。この後、全面に絶縁膜７を形成後第２領
域に駆動素子窓８を開け、イオン注入９を行なう（第１
図Ｃ）。そして、イオン注入後の回復熱処理をキャップ
レス法で行ない、第２領域に浅い拡散層１０を形成する
（第１図ｄ）。
しかし、第１図に示す方法はイオン注入回復熱処理工程
において、熱処理温度が非常に高く、発光素子部（第１
領域）の拡散層６が破線１１のととく広がるため、スト
ライプ幅が増加し、しきい値電流が上昇し、発光効率が
低下する欠点を有する。
において、熱処理温度が非常に高く、発光素子部（第１
領域）の拡散層６が破線１１のととく広がるため、スト
ライプ幅が増加し、しきい値電流が上昇し、発光効率が
低下する欠点を有する。
第２図は別の従来例を示す工程断面図で第１図と同一番
号は同一部分を示す。まず、第２領域の絶縁膜４の一部
に窓８を開け、イオン注入９を行なう。（２図ａ）。次
に、イオン注入後の回復熱処理を行ない、浅い拡散層１
０を形成する（第２図ｂ）。この後、全面に絶縁膜７を
形成し、第１領域の発光素子電流注入窓５を開ける（第
２図Ｃ）。
号は同一部分を示す。まず、第２領域の絶縁膜４の一部
に窓８を開け、イオン注入９を行なう。（２図ａ）。次
に、イオン注入後の回復熱処理を行ない、浅い拡散層１
０を形成する（第２図ｂ）。この後、全面に絶縁膜７を
形成し、第１領域の発光素子電流注入窓５を開ける（第
２図Ｃ）。
最後に、亜鉛またはカドミウムのＶ族化合物を拡散層と
して熱拡散層６を設ける（第２図ｄ）。
して熱拡散層６を設ける（第２図ｄ）。
しかし、この第２図に示す方法においても拡散層６の形
成の為の熱拡散中に第１領域の駆動素子の拡散層１０が
破線１２のごとく広がり、リーク電流やソース・ドレイ
ン間のパンチヌル−等の原因になり駆動素子性能の悪化
を寸ねいている。
成の為の熱拡散中に第１領域の駆動素子の拡散層１０が
破線１２のごとく広がり、リーク電流やソース・ドレイ
ン間のパンチヌル−等の原因になり駆動素子性能の悪化
を寸ねいている。
このように従来の方法は熱処理工程が複雑多酸にわたり
、特に■−ｖ族化合物半導体において熱処理工程中にＶ
族原子が表面から抜は出て、化学量論比をみだし、素子
特性の悪化の原因になる。
、特に■−ｖ族化合物半導体において熱処理工程中にＶ
族原子が表面から抜は出て、化学量論比をみだし、素子
特性の悪化の原因になる。
また製造原価も増加するため、熱処理工程の簡略化は重
要な課題となっている。
要な課題となっている。
本発明は、かかる従来の問題点に鑑み、熱処理工程の簡
１洛化と拡散プロファイルの安定化のためのＩＩ［−Ｖ
族化合物年債回路におけるイｒ効な製ｊ１す方法を提供
せんとするものである。すなわち本発明は、発光素子部
の拡散層を気十目法寸たけドープドオキサイド脱法で、
駆動素子部の拡散層をイオン注入法で行ない、イオン注
入後の無処理を発ソＣ素子部の拡散層形成時に同時に行
なうものである。
１洛化と拡散プロファイルの安定化のためのＩＩ［−Ｖ
族化合物年債回路におけるイｒ効な製ｊ１す方法を提供
せんとするものである。すなわち本発明は、発光素子部
の拡散層を気十目法寸たけドープドオキサイド脱法で、
駆動素子部の拡散層をイオン注入法で行ない、イオン注
入後の無処理を発ソＣ素子部の拡散層形成時に同時に行
なうものである。
本発明の具体的な実施例を第３図ａ−ｆｉ用いて説明す
る。まず、ｎ＋型ＩｎＰ基板１上にエビタギシャル成長
によりノンドウプＩｎＧａＡｓＰ （厚さ０．５μｍ）
からなる活性−２及びｎ−型ＩｎＰ層３（厚さ３μｍ）
を形成後、シリコン酸ｒヒ膜４を形成し、フォトリソグ
ラフィー法により駆動素子部の窓８を形成する（第３図
ａ）。次に、絶縁膜４をマスクにして、裁板温度２００
’Ｃ，ドーズ量１Ｘ １Ｑ” １ｍ−２、加速型ｒＪｆ
、 ２００ ＫｅＶＢｅをイオン注入して窓８にイオン
注入層１０を形成する。
る。まず、ｎ＋型ＩｎＰ基板１上にエビタギシャル成長
によりノンドウプＩｎＧａＡｓＰ （厚さ０．５μｍ）
からなる活性−２及びｎ−型ＩｎＰ層３（厚さ３μｍ）
を形成後、シリコン酸ｒヒ膜４を形成し、フォトリソグ
ラフィー法により駆動素子部の窓８を形成する（第３図
ａ）。次に、絶縁膜４をマスクにして、裁板温度２００
’Ｃ，ドーズ量１Ｘ １Ｑ” １ｍ−２、加速型ｒＪｆ
、 ２００ ＫｅＶＢｅをイオン注入して窓８にイオン
注入層１０を形成する。
その後、熱処理保護膜として、シリコン窒化膜７をＣＶ
Ｄで形成し、発光素子部の電流注入領域窓５をフォトリ
ングラフイー法で形成する（第３図ｂ）。そして、試料
をリン化カドミウム及び過剰光リンを石英アンプル中へ
同時に真空封入して７００℃１０分間熱娠理を行なって
、Ｐ梨拡教層６及びイオン注入熱処理層１Ｑを同時に形
成する（第３図Ｃ）。ここで、過剰光リン使用の目的は
ｎ−型ＩｎＰ層３層面表面温熱匙理てよる解離防止と、
拡敏速度制佃に用いている。またＰ型拡散層６は、ｎ＋
ｒ、４ＩｎＰ基板１と、ＩｎｃＴａＡｓＰ層２の境界面
１で達し、ＰＮ接合が形成されている。この様に、同時
に拡散層６ 、１０’ を形成するので従来より制御性
が向上する。
Ｄで形成し、発光素子部の電流注入領域窓５をフォトリ
ングラフイー法で形成する（第３図ｂ）。そして、試料
をリン化カドミウム及び過剰光リンを石英アンプル中へ
同時に真空封入して７００℃１０分間熱娠理を行なって
、Ｐ梨拡教層６及びイオン注入熱処理層１Ｑを同時に形
成する（第３図Ｃ）。ここで、過剰光リン使用の目的は
ｎ−型ＩｎＰ層３層面表面温熱匙理てよる解離防止と、
拡敏速度制佃に用いている。またＰ型拡散層６は、ｎ＋
ｒ、４ＩｎＰ基板１と、ＩｎｃＴａＡｓＰ層２の境界面
１で達し、ＰＮ接合が形成されている。この様に、同時
に拡散層６ 、１０’ を形成するので従来より制御性
が向上する。
次に、本発明に係る第２の実施例について第４図を用い
て説明する。まず、第３図ａと同じ様にｎ＋工ｎＰ基板
１上にエピタキシャル層２．３に形成する。その後、シ
リコン酸化膜４を堆積した後電流注入窓５を形成し、Ｚ
ｎドープドシリコン酸化膜１２を全面に堆積し、窓８を
形成する（第２図ａ）。そして窓８にイオン注入を第３
図すの場合と同一条件で行ないイオン注入層１０を形成
する（第４図ｂ）ｄその後、ＰＨ１含有Ｈ２ガス雰囲気
中で７００’Ｃ１０分間熱匙理を行なって拡散層６、イ
オン注入拡散層１０′を形成する（第４図Ｃ）。
て説明する。まず、第３図ａと同じ様にｎ＋工ｎＰ基板
１上にエピタキシャル層２．３に形成する。その後、シ
リコン酸化膜４を堆積した後電流注入窓５を形成し、Ｚ
ｎドープドシリコン酸化膜１２を全面に堆積し、窓８を
形成する（第２図ａ）。そして窓８にイオン注入を第３
図すの場合と同一条件で行ないイオン注入層１０を形成
する（第４図ｂ）ｄその後、ＰＨ１含有Ｈ２ガス雰囲気
中で７００’Ｃ１０分間熱匙理を行なって拡散層６、イ
オン注入拡散層１０′を形成する（第４図Ｃ）。
第３図、第４図に示す本実絶倒による方法を用いて第３
図Ｃまたは第４図Ｃのような素子構造を形成した後、ｎ
型及びＰ型オーミック電極を形成し特性を調べた。なお
駆動素子には、ゲート長２μｍのＪ−ＦＥＴを作製した
。また発光素子部の窓６のストライプ幅を２μｍにし、
キャビティー長２００μｍにした所、しきい値電流１５
０ｍＡでレーザ発振した。またＪ−ＦＥＴけ、これらの
方法を用いる事により、拡散プロファイルが設計通り正
価に形成されていたためリーク電流が減少し、ｆｍが向
上した。
図Ｃまたは第４図Ｃのような素子構造を形成した後、ｎ
型及びＰ型オーミック電極を形成し特性を調べた。なお
駆動素子には、ゲート長２μｍのＪ−ＦＥＴを作製した
。また発光素子部の窓６のストライプ幅を２μｍにし、
キャビティー長２００μｍにした所、しきい値電流１５
０ｍＡでレーザ発振した。またＪ−ＦＥＴけ、これらの
方法を用いる事により、拡散プロファイルが設計通り正
価に形成されていたためリーク電流が減少し、ｆｍが向
上した。
以上のように、本発明は熱処理工程の簡略化により、拡
散層のプロファイルの正常化を図ったため、良好な駆動
素子動作が行なうことが出来、光集積回路に用い場合に
は大幅な特性の改善が可能となり、光集積回路の高性能
化に大きく寄与するものである。
散層のプロファイルの正常化を図ったため、良好な駆動
素子動作が行なうことが出来、光集積回路に用い場合に
は大幅な特性の改善が可能となり、光集積回路の高性能
化に大きく寄与するものである。
第１図ａ〜ｄ及び第２図ａ−ｄは従来法による工程断面
図゛、第３図ａ−ｃ及び第４図ａ−ｃは本発明による工
程断面図である。 １°゛−ｎ ＩｎＰ基板、２＝−・ノンドープＩｎＧ
ａＡｓＰ活性層、３・・・・・ｎ ＩｎＰエピタキシ
ャル層、４・・・・・シリコン酸化膜、５・・・・ノリ
コン窒化膜、６・・・・発光素子部電流注入層、１０・
・・・・・駆動素子部拡散層、１２・・・・・ドープド
オキサイド膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （４＋ ／ｄ） 第２図 （Ｃ） ｔ〆ノ 第 ３ 図 −１３Ｃ
図゛、第３図ａ−ｃ及び第４図ａ−ｃは本発明による工
程断面図である。 １°゛−ｎ ＩｎＰ基板、２＝−・ノンドープＩｎＧ
ａＡｓＰ活性層、３・・・・・ｎ ＩｎＰエピタキシ
ャル層、４・・・・・シリコン酸化膜、５・・・・ノリ
コン窒化膜、６・・・・発光素子部電流注入層、１０・
・・・・・駆動素子部拡散層、１２・・・・・ドープド
オキサイド膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （４＋ ／ｄ） 第２図 （Ｃ） ｔ〆ノ 第 ３ 図 −１３Ｃ
Claims (1)
- イオン注入による浅い不純物ドーピング部と熱拡散によ
る深い不純物ドーピング部を形成するに際し、イオン注
入後のアニール熱処理と熱拡散法による不純物ドーピン
グ処理を同一の工程で行うことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126376A JPS5916330A (ja) | 1982-07-19 | 1982-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126376A JPS5916330A (ja) | 1982-07-19 | 1982-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916330A true JPS5916330A (ja) | 1984-01-27 |
Family
ID=14933630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57126376A Pending JPS5916330A (ja) | 1982-07-19 | 1982-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02254718A (ja) * | 1989-02-28 | 1990-10-15 | Ind Technol Res Inst | ＩｎＰ基板中へのＣｄ拡散方法 |
| JP2005348604A (ja) * | 2004-06-08 | 2005-12-22 | Iseki & Co Ltd | コンバイン |
-
1982
- 1982-07-19 JP JP57126376A patent/JPS5916330A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02254718A (ja) * | 1989-02-28 | 1990-10-15 | Ind Technol Res Inst | ＩｎＰ基板中へのＣｄ拡散方法 |
| JP2005348604A (ja) * | 2004-06-08 | 2005-12-22 | Iseki & Co Ltd | コンバイン |
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