JPH0644617B2 - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH0644617B2 JPH0644617B2 JP59191800A JP19180084A JPH0644617B2 JP H0644617 B2 JPH0644617 B2 JP H0644617B2 JP 59191800 A JP59191800 A JP 59191800A JP 19180084 A JP19180084 A JP 19180084A JP H0644617 B2 JPH0644617 B2 JP H0644617B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は受光素子を有する集積回路の製造方法に関する
ものである。
ものである。
第２図に従来のフォトダイオードを有する集積回路の一
例を示す。Ｐ型半導体基板１上にＮ型エピタキシャル層
２が形成されている。そしてこのＮ型エピタキシャル層
２はＰ型アイソレション領域３により個々の機能素子ご
とに分離されている。その分離されたＮ型エピタキシャ
ル層２ａと、基板１との間のＰＮ接合を利用したフォト
ダイオード１０が形成されている。このフォトダイオー
ド１０にはカソード電極５ａ，及びアノード電極５ｂが
接続されている。
例を示す。Ｐ型半導体基板１上にＮ型エピタキシャル層
２が形成されている。そしてこのＮ型エピタキシャル層
２はＰ型アイソレション領域３により個々の機能素子ご
とに分離されている。その分離されたＮ型エピタキシャ
ル層２ａと、基板１との間のＰＮ接合を利用したフォト
ダイオード１０が形成されている。このフォトダイオー
ド１０にはカソード電極５ａ，及びアノード電極５ｂが
接続されている。
そしてこのフォトダイオード１０に隣接するＮ型エピタ
キシャル層２ｂ内にバイポーラトランジスタが形成され
ており、このエピタキシャル層２ｂはコレクタとして利
用される。ここで６はベース、７はエミッタ、１１はコ
レクタ２ｂと同一導電型で高濃度の埋込み層である。ま
た５，５，５は、ベース６エミッタ７及びコレクタ２ｂ
に夫々接続された電極である。なおＮ型エピタキシャル
層２の電極形成部を除く表面は絶縁膜４で被覆されてい
る。
キシャル層２ｂ内にバイポーラトランジスタが形成され
ており、このエピタキシャル層２ｂはコレクタとして利
用される。ここで６はベース、７はエミッタ、１１はコ
レクタ２ｂと同一導電型で高濃度の埋込み層である。ま
た５，５，５は、ベース６エミッタ７及びコレクタ２ｂ
に夫々接続された電極である。なおＮ型エピタキシャル
層２の電極形成部を除く表面は絶縁膜４で被覆されてい
る。
このような従来の集積回路におけるフォトダイオード１
０の応答性（動作速度）は十分なものではなく、この応
答性の改善（動作速度の向上）が望まれている。この応
答性はＮ型エピタキシャル層２ａとＰ型半導体基板１と
の接合面における接合容量に依存している。このため応
答性を改善するためには、この接合容量を小さくする必
要がある。
０の応答性（動作速度）は十分なものではなく、この応
答性の改善（動作速度の向上）が望まれている。この応
答性はＮ型エピタキシャル層２ａとＰ型半導体基板１と
の接合面における接合容量に依存している。このため応
答性を改善するためには、この接合容量を小さくする必
要がある。
この接合容量を小さくする方法として、次の２つの方法
が考えられる。
が考えられる。
(1)Ｐ型半導体基板１とＮ型エピタキシャル層２ａとの
接合面積を小さくする。
接合面積を小さくする。
(2)Ｐ型半導体基板１とＮ型エピタキシャル層２ａの両
方か、またはどちらか一方の不純物濃度を低くする。
方か、またはどちらか一方の不純物濃度を低くする。
しかし、前記(1)の方法の場合、このフォトダイオード
の受光面積が小さくなり受光感度を減少することになり
好ましくない。
の受光面積が小さくなり受光感度を減少することになり
好ましくない。
また、ＰＮ接合アイソレーションによる集積回路では半
導体基板を通じての漏れ電流は完全には防止できないた
め、前記(2)の方法の場合、Ｐ型半導体基板１の不純物
濃度を下げるとこの基板１の抵抗値が大きくなり漏れ電
流による内部電圧降下が大きくなる。従って漏れ電流の
生じた部分における基板内部電位が不必要に高くなり近
くの素子へ不所望なバイアスを与えその素子を誤動作さ
せるなどの悪影響を与える。
導体基板を通じての漏れ電流は完全には防止できないた
め、前記(2)の方法の場合、Ｐ型半導体基板１の不純物
濃度を下げるとこの基板１の抵抗値が大きくなり漏れ電
流による内部電圧降下が大きくなる。従って漏れ電流の
生じた部分における基板内部電位が不必要に高くなり近
くの素子へ不所望なバイアスを与えその素子を誤動作さ
せるなどの悪影響を与える。
またエピタキシャル層２ａ及び２ｂはその製造過程にお
いて共通のＮ型エピタキシャル層２の形成によって得ら
れるものであり、エピタキシャル層２ａの不純物濃度を
下げるためにはＮ型エピタキシャル層２全体の濃度を下
げなければならない。従ってこのようにすると、集積回
路上の他の機能素子、例えば第２図中のトランジスタの
コレクタとなるエピタキシャル層２ｂの抵抗値が大きく
なる。そのためエミッタ７−コレクタ２ｂ間の飽和電圧
ＶＣＥ（SET）が大きくなり増幅率が低下するといった
性能悪化が生じる。
いて共通のＮ型エピタキシャル層２の形成によって得ら
れるものであり、エピタキシャル層２ａの不純物濃度を
下げるためにはＮ型エピタキシャル層２全体の濃度を下
げなければならない。従ってこのようにすると、集積回
路上の他の機能素子、例えば第２図中のトランジスタの
コレクタとなるエピタキシャル層２ｂの抵抗値が大きく
なる。そのためエミッタ７−コレクタ２ｂ間の飽和電圧
ＶＣＥ（SET）が大きくなり増幅率が低下するといった
性能悪化が生じる。
また個別受光素子では、第３図に示すようなPINフォト
ダイオードがある。
ダイオードがある。
これはＶＧウエファ１３、つまり高濃度Ｎ＋基板に低濃
度Ｎ−をエピタキシャル法（気相成長法）により形成し
たウエファを用いて、その低濃度Ｎ−層の上にＰ層１４
を形成したPIN接合型のフォトダイオードである。しか
し、このようなＶＧウエファを集積回路の製造に適用す
ることは一般に不可能であり、これまでにこのようなＰ
ＩＮ接合型のフォトダイオードを内蔵した集積回路は実
現していない。
度Ｎ−をエピタキシャル法（気相成長法）により形成し
たウエファを用いて、その低濃度Ｎ−層の上にＰ層１４
を形成したPIN接合型のフォトダイオードである。しか
し、このようなＶＧウエファを集積回路の製造に適用す
ることは一般に不可能であり、これまでにこのようなＰ
ＩＮ接合型のフォトダイオードを内蔵した集積回路は実
現していない。
本発明は上記従来の問題点を解決し、フォトダイオード
の受光感度を減少することなく、かつ他の素子部の特性
が悪化することなく、フォトダイオードの応答性（動作
速度）を向上させる集積回路の製造方法を提供すること
を目的とする。
の受光感度を減少することなく、かつ他の素子部の特性
が悪化することなく、フォトダイオードの応答性（動作
速度）を向上させる集積回路の製造方法を提供すること
を目的とする。
本発明は上記目的を達成するための、第１導電型半導体
基板の受光素子形成予定領域に、低濃度不純物領域を形
成する工程と、前記予定領域を含む半導体基板表面に第
２導電型エピタキシャル層を形成する工程と、前記予定
領域を囲んで前記低濃度不純物領域に到達して前記エピ
タキシャル層のうち受光素子用の第１エピタキシャル層
を区画する第１アイソレーション領域及び、前記基板に
到達して他の機能素子用の第２エピタキシャル層を区画
する第２アイソレーション領域を形成する工程とを具備
し、前記第１エピタキシャル層と前記低濃度不純物領域
との間のＰＮ接合を用いて形成される受光素子がこの不
純物領域の不純物濃度に依存してその応答速度がコント
ロールされていることを特徴とする集積回路の製造方法
である。
基板の受光素子形成予定領域に、低濃度不純物領域を形
成する工程と、前記予定領域を含む半導体基板表面に第
２導電型エピタキシャル層を形成する工程と、前記予定
領域を囲んで前記低濃度不純物領域に到達して前記エピ
タキシャル層のうち受光素子用の第１エピタキシャル層
を区画する第１アイソレーション領域及び、前記基板に
到達して他の機能素子用の第２エピタキシャル層を区画
する第２アイソレーション領域を形成する工程とを具備
し、前記第１エピタキシャル層と前記低濃度不純物領域
との間のＰＮ接合を用いて形成される受光素子がこの不
純物領域の不純物濃度に依存してその応答速度がコント
ロールされていることを特徴とする集積回路の製造方法
である。
本発明の一実施例を第１図を用いて説明する。第１工
程、Ｐ型半読体基板（第１導電型半導体基板）１の受光
素子形成予定領域にＮ型不純物（リン）を、この基板の
不純物濃度より低濃度にイオン注入しＰ−層（低濃度不
純物領域）９を形成する。（第１図ａ参照） 第２工程、該基板１の他の機能素子形成予定領域にＮ型
不純物（リン）を拡散させＮ＋埋込層１１を形成した
後、これを含む全面にエピタキシャル法（気相成長法）
によりＮ型エピタキシャル層２を形成する。（第１図ｂ
参照） 第３工程、Ｎ型エピタキシャル層２にSiO2絶縁膜４をマ
スクとして用い、Ｐ型不純物の熱選択拡散によりアイソ
レーション領域３を形成し、このＮ型エピタキシャル層
２を島状のエピタキシャル層２ａ及び２ｂに分離する。
なお、このアイソレーション領域３の１部はＰ−層９に
到達するように形成されている。この分離されたＮ型エ
ピタキシャル層２ａと該Ｐ−９とで受光素子のＰＮ接合
が形成される。ここで受光素子１０を囲むアイソレーシ
ョン領域３ｅを第１アイソレーション領域とし他の機能
素子を区画する領域３ｆを第２アイソレーション領域と
する。（第１図ｃ参照） 第４工程、分離されたＮ型エピタキシャル層２ｂに他の
機能素子を形成する。本実施例ではエピタキシャル層２
ａには受光素子（フォトダイオード）１０が形成され、
エピタキシャル層２ｂにはトランジスタ１５が形成され
る。このトランジスタ１５はエピタキシャル層２ｂをコ
レクタ用として用い、この層２ｂに順次ベース拡散及び
エミッタ拡散を施してＰ層（ベース領域）６，Ｎ層（エ
ミッタ領域）７を形成することにより得られる。その後
各素子に対する電極が形成される。そして５ａ及び５ｂ
は受光素子（フォトダイオード）１０のカソード電極及
びアノード電極であり、５，５，５はトランジスタのエ
ミッタ、ベース、コレクタ電極、４はSiO2絶縁膜をそれ
ぞれ示している。（第１図ｄ参照） このようにして製造された受光素子内蔵集積回路におい
ては電極５ａ，５ｂ間に逆電圧を印加するとＮ型エピタ
キシャル層２ａとＰ−層９とのＰＮ接合面付近で空乏層
が発生する。そしてＰ−層９がＰ型半導体基板に比し低
濃度のため、この空乏層は従来より深く形成される。こ
のため受光素子１０の接合容量は低減する。そしてこの
受光素子１０へ光を入射すると、光の強弱に比例した強
さの逆電流が出力される。このときの応答速度trは以下
の式で表すことができる。
程、Ｐ型半読体基板（第１導電型半導体基板）１の受光
素子形成予定領域にＮ型不純物（リン）を、この基板の
不純物濃度より低濃度にイオン注入しＰ−層（低濃度不
純物領域）９を形成する。（第１図ａ参照） 第２工程、該基板１の他の機能素子形成予定領域にＮ型
不純物（リン）を拡散させＮ＋埋込層１１を形成した
後、これを含む全面にエピタキシャル法（気相成長法）
によりＮ型エピタキシャル層２を形成する。（第１図ｂ
参照） 第３工程、Ｎ型エピタキシャル層２にSiO2絶縁膜４をマ
スクとして用い、Ｐ型不純物の熱選択拡散によりアイソ
レーション領域３を形成し、このＮ型エピタキシャル層
２を島状のエピタキシャル層２ａ及び２ｂに分離する。
なお、このアイソレーション領域３の１部はＰ−層９に
到達するように形成されている。この分離されたＮ型エ
ピタキシャル層２ａと該Ｐ−９とで受光素子のＰＮ接合
が形成される。ここで受光素子１０を囲むアイソレーシ
ョン領域３ｅを第１アイソレーション領域とし他の機能
素子を区画する領域３ｆを第２アイソレーション領域と
する。（第１図ｃ参照） 第４工程、分離されたＮ型エピタキシャル層２ｂに他の
機能素子を形成する。本実施例ではエピタキシャル層２
ａには受光素子（フォトダイオード）１０が形成され、
エピタキシャル層２ｂにはトランジスタ１５が形成され
る。このトランジスタ１５はエピタキシャル層２ｂをコ
レクタ用として用い、この層２ｂに順次ベース拡散及び
エミッタ拡散を施してＰ層（ベース領域）６，Ｎ層（エ
ミッタ領域）７を形成することにより得られる。その後
各素子に対する電極が形成される。そして５ａ及び５ｂ
は受光素子（フォトダイオード）１０のカソード電極及
びアノード電極であり、５，５，５はトランジスタのエ
ミッタ、ベース、コレクタ電極、４はSiO2絶縁膜をそれ
ぞれ示している。（第１図ｄ参照） このようにして製造された受光素子内蔵集積回路におい
ては電極５ａ，５ｂ間に逆電圧を印加するとＮ型エピタ
キシャル層２ａとＰ−層９とのＰＮ接合面付近で空乏層
が発生する。そしてＰ−層９がＰ型半導体基板に比し低
濃度のため、この空乏層は従来より深く形成される。こ
のため受光素子１０の接合容量は低減する。そしてこの
受光素子１０へ光を入射すると、光の強弱に比例した強
さの逆電流が出力される。このときの応答速度trは以下
の式で表すことができる。
tr∝Ｃｊ（Ｒｓ＋ＲＬ）≒Ｃｊ×ＲＬ Ｃｊ：受光素子（フォトダイオード）の接合容量 Ｒｓ：受光素子の内部直列抵抗 ＲＬ：負荷抵抗 よってこの式からもわかるように接合容量Ｃｊが低減す
ると応答速度ｔｒ速くなる。
ると応答速度ｔｒ速くなる。
また、このような集積回路の製造工程において、半導体
基板１表面の受光素子形成予定領域に、予め半導体基板
と同一導電型でこの基板よりも低濃度の不純物領域９を
形成する工程を取り入れているために、この不純物領域
９の濃度コントロールにより受光素子１０の応答速度を
適宜定めることができる。従って受光素子１０のこの不
純物領域９との間でＰＮ接合を形成するための隣接層即
ちエピタキシャル層２ａの形成に格別な制約がないた
め、トランジスタ１５の動作特性要求に応じてそのコレ
クタとなるエピタキシャル層２ｂに要求された条件従っ
て形成されたエピタキシャル層２が各層２ａ及び２ｂに
共通に利用できる。また前記不純物領域９により受光素
子の応答速度が定められ得るから、受光素子面を大きく
してその応答速度を速くでき、受光感度を向上できる。
更に、応答速度を速くするために半導体基板１やエピタ
キシャル層２の不純物濃度を低くする必要がないので、
漏れ電流による基板内での不所望な高電位分布が防止で
き受光素子以外の他の機能素子の誤動作が防止できる。
また受光素子以外の機能素子、例えばトランジスタのコ
レクタ抵抗を不所望に大きくすることがなく例えば、V
CE（sat）を小さく保てる。そしてこのように受光素子
及びその他の機能素子の電気的特性を維持した状態で集
積回路の容易な製造が行なわれるなどの種々の効果があ
る。
基板１表面の受光素子形成予定領域に、予め半導体基板
と同一導電型でこの基板よりも低濃度の不純物領域９を
形成する工程を取り入れているために、この不純物領域
９の濃度コントロールにより受光素子１０の応答速度を
適宜定めることができる。従って受光素子１０のこの不
純物領域９との間でＰＮ接合を形成するための隣接層即
ちエピタキシャル層２ａの形成に格別な制約がないた
め、トランジスタ１５の動作特性要求に応じてそのコレ
クタとなるエピタキシャル層２ｂに要求された条件従っ
て形成されたエピタキシャル層２が各層２ａ及び２ｂに
共通に利用できる。また前記不純物領域９により受光素
子の応答速度が定められ得るから、受光素子面を大きく
してその応答速度を速くでき、受光感度を向上できる。
更に、応答速度を速くするために半導体基板１やエピタ
キシャル層２の不純物濃度を低くする必要がないので、
漏れ電流による基板内での不所望な高電位分布が防止で
き受光素子以外の他の機能素子の誤動作が防止できる。
また受光素子以外の機能素子、例えばトランジスタのコ
レクタ抵抗を不所望に大きくすることがなく例えば、V
CE（sat）を小さく保てる。そしてこのように受光素子
及びその他の機能素子の電気的特性を維持した状態で集
積回路の容易な製造が行なわれるなどの種々の効果があ
る。
上記実施例ではＰ−層低濃度不純物領域９をイオン注入
によって形成する場合のみ述べたが、熱拡散法で形成し
ても同様の効果が得られる。また、このＰ−層９は、写
真蝕刻法により基板１に穴を形成しその中にエピタキシ
ャル法によりＰ−層９を成長させて形成してもよい。
によって形成する場合のみ述べたが、熱拡散法で形成し
ても同様の効果が得られる。また、このＰ−層９は、写
真蝕刻法により基板１に穴を形成しその中にエピタキシ
ャル法によりＰ−層９を成長させて形成してもよい。
また、この低濃度不純物領９はＰ−層に代えてＮ型エピ
タキシャル層より低濃度のＮ−型層であってもよい。そ
の場合、半導体基板とＮ−型層間に逆電圧を印加する
と、半導体基板とＮ−型層とのＰＮ接合面付近で空乏層
が発生する。そしてＮ−型層がＮ型エピタキシャル層２
ａに比して不純物濃度が低濃度であるため、この空乏層
は従来より深く形成される。このため、受光素子の接合
容量は低減し、本発明の一実施例と同様の効果が得れ
る。Ｎ−層は該Ｐ型基板１にＮ型不純物をこのＰ型基板
の不純物濃度より高濃度に、イオン注入するか、又は上
記のような熱拡散するかして形成する。なお、この場合
の高濃度とは、このＮ−層の不純物濃度がＮ型エピタキ
シャル層の不純物濃度を越えないまでの程度を言う。
タキシャル層より低濃度のＮ−型層であってもよい。そ
の場合、半導体基板とＮ−型層間に逆電圧を印加する
と、半導体基板とＮ−型層とのＰＮ接合面付近で空乏層
が発生する。そしてＮ−型層がＮ型エピタキシャル層２
ａに比して不純物濃度が低濃度であるため、この空乏層
は従来より深く形成される。このため、受光素子の接合
容量は低減し、本発明の一実施例と同様の効果が得れ
る。Ｎ−層は該Ｐ型基板１にＮ型不純物をこのＰ型基板
の不純物濃度より高濃度に、イオン注入するか、又は上
記のような熱拡散するかして形成する。なお、この場合
の高濃度とは、このＮ−層の不純物濃度がＮ型エピタキ
シャル層の不純物濃度を越えないまでの程度を言う。
また、受光素子１０以外の機能素子として、バイボーラ
トランジスタ１５を図示して、述べたが、その他複数の
機能素子が他の領域に形成されてあり、それらの機能素
子の電気的特性も維持できることは言うまでもない。
トランジスタ１５を図示して、述べたが、その他複数の
機能素子が他の領域に形成されてあり、それらの機能素
子の電気的特性も維持できることは言うまでもない。
本発明によると、半導体基板上の受光素子形成予定領域
のみ、低濃度の領域を形成する工程を取り入れているた
め受光素子以外の素子の特性を維持した状態で受光素子
の応答速度を向上させることができると共にその製造が
容易であるという効果がある。
のみ、低濃度の領域を形成する工程を取り入れているた
め受光素子以外の素子の特性を維持した状態で受光素子
の応答速度を向上させることができると共にその製造が
容易であるという効果がある。
第１図は本発明方法の一実施例を示す工程図であり、集
積回路の受光素子付近の断面図、第２図は従来の集積回
路の受光素子付近の断面図、第３図は個別受光素子（PI
Nフォトダイオード）の断面図である。 １……Ｐ型半導体基板（第１導電型半導体基板） ２……Ｎ型エピタキシャル層（第２導電型エピタキシャ
ル層） ３……アイソレーション領域（３ｅ，第１アイソレーシ
ョン領域３ｆ，第２アイソレーション領域） ９……Ｐ−層（低濃度不純物領域） 10……受光素子（フォトダイオード）
積回路の受光素子付近の断面図、第２図は従来の集積回
路の受光素子付近の断面図、第３図は個別受光素子（PI
Nフォトダイオード）の断面図である。 １……Ｐ型半導体基板（第１導電型半導体基板） ２……Ｎ型エピタキシャル層（第２導電型エピタキシャ
ル層） ３……アイソレーション領域（３ｅ，第１アイソレーシ
ョン領域３ｆ，第２アイソレーション領域） ９……Ｐ−層（低濃度不純物領域） 10……受光素子（フォトダイオード）
Claims (4)
- 【請求項１】第１導電型半導体基板の受光素子形成予定
領域に第１導電型の低濃度不純物領域を形成する工程
と、前記予定領域を含む前記半導体基板表面に第２導電
型エピタキシャル層を形成する工程と、前記予定領域を
囲んで前記低濃度不純物領域に到達して前記エピタキシ
ャル層のうち受光素子用の第１エピタキシャル層を区画
する第１アイソレーション領域及び、前記半導体基板に
到達して他の機能素子用の第２エピタキシャル層を区画
する第２アイソレーション領域を形成する工程とを具備
し、前記低濃度不純物領域は、前記半導体基板の不純物
濃度よりも低い不純物濃度に形成されていることを特徴
とする集積回路の製造方法。 - 【請求項２】前記低濃度不純物領域は、第２導電型不純
物を前記半導体基板の不純物濃度より低濃度にイオン注
入することにより形成することを特徴とする特許請求の
範囲第１項記載の集積回路の製造方法。 - 【請求項３】第１導電型半導体基板の受光素子形成予定
領域に第２導電型の低濃度不純物領域を形成する工程
と、前記予定領域を含む半導体基板表面に第２導電型エ
ピタキシャル層を形成する工程と、前記予定領域を囲ん
で前記低濃度不純物領域に到達して前記エピタキシャル
層のうち受光素子用の第１エピタキシャル層を区画する
第１アイソレーション領域及び、前記基板に到達して他
の機能素子用の第２エピタキシャル層を区画する第２ア
イソレーション領域を形成する工程とを具備し、前記低
濃度不純物領域は、前記第１エピタキシャル層の不純物
濃度よりも低い不純物濃度に形成されていることを特徴
とする集積回路の製造方法。 - 【請求項４】前記低濃度不純物領域は、前記エピタキシ
ャル層よりも低濃度な第２導電型となる程度に第２導電
型不純物を前記半導体基板の不純物濃度より高濃度にイ
オン注入することにより形成することを特徴とする特許
請求の範囲第３項記載の集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191800A JPH0644617B2 (ja) | 1984-09-14 | 1984-09-14 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191800A JPH0644617B2 (ja) | 1984-09-14 | 1984-09-14 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6170750A JPS6170750A (ja) | 1986-04-11 |
| JPH0644617B2 true JPH0644617B2 (ja) | 1994-06-08 |
Family
ID=16280743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59191800A Expired - Lifetime JPH0644617B2 (ja) | 1984-09-14 | 1984-09-14 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644617B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280655A (ja) * | 1985-05-14 | 1986-12-11 | Sanyo Electric Co Ltd | フオトセンサを内蔵する半導体集積回路 |
| JPH0650771B2 (ja) * | 1986-09-13 | 1994-06-29 | 財団法人半導体研究振興会 | 固体撮像装置及びその製造方法 |
| JP2670634B2 (ja) * | 1990-03-12 | 1997-10-29 | シャープ株式会社 | 回路内蔵受光素子 |
-
1984
- 1984-09-14 JP JP59191800A patent/JPH0644617B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6170750A (ja) | 1986-04-11 |
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