JPS59161730A - パイプライン演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はパイプライン演算器に関し、特に単精度パイプ
ライン演算器で倍精度演算を実行するパイプライン演算
器に関するものである。

〔発明の背景〕

パイプライン方式のベクトルプロ毛ツサにおいては、パ
イプライン制御が複雑となるため演算器の入カビソト長
の２倍精度（倍精度）の演算は、通常ハードワエアでは
サポートしていない。しかしながら、計算精度を保つ上
からは、部分的に倍精度演算を実行することが必要とな
る。例えば関数演算等においては、パラメータの値が大
きくなったときの精度を保証するためには、春海他「ミ
ニコンによる数値計算のおとしあなＪ、ｂｌｔＶｏＬ　
８．　Ａ６　（１９７６）に示されるように倍精度乗算
が必要とされている。ノ・−ドウエアで倍精度演算がサ
ポートされていない場合、倍精度演算をソフトウェアで
実現すると、その演算が極めて遅くなり、パイプライン
演算による高速化が実現できないという欠点があった。

〔発明の目的〕

本発明の目的は、単精度のパイプライン演算器で倍精度
演算を高速に実行することが可能なパイプライン演算器
を提供するにある。

〔発明の概要〕

第１図を用いて本発明の詳細な説明する。図は、ｎ段の
パイプラインステージよジなるパイプライン演算器を模
式的に表わしたもので　３００−１゜３０１−１は、パ
イプライン演算器の第１段の演算回路及び対応するコン
トローラ、３０２−１゜３０３−１は各々、第１段コア
トローラに対する入力信号線及び第１段の演算回路を制
御する信号線、同様に、３００−２，３０１−２，３０
２−２．３０３−２は、各々第２段の演算回路、コント
ローラ、入力信号線出力制御信号線、また３００−ｎ、
３０１−ｎ、３０２−ｎ、’３０３−ｎは、第ｎ段目の
演算回路、コントローラ、入力信号線及び出力制御信号
線である。

第１段目のコントローラ３０１−１は、新たに命令を実
行するときは、その命令の実行に必要な演算種類等の情
報を入力信号３０２−１よりもらい（以下これをコマン
ド命令と言う）、また命令を継続して実行する場合は、
継続して実行するだめの情報をもらう。（以下これをブ
ツシュ命令と旨う。）これらの命令と、コントローラの
内部状態により、演算回路３００−１及び第２段目のコ
ントローラ３０１−２に対する制御信号を生成して各々
、３０３−１．．３０２−２により上記ユニットに伝え
る。演算回路３００−１では、制御信号３０３−１に従
って演算が実行される。第１段コントローラ３０１−１
から第２段コントローラ３０１−２に伝えられる制６Ｉ
ｌＩ信号でも新たな命令を開始するか、命令を継続して
実行するかが指定されこの情報と内部状態に従って、制
御信号が生成され、演算回路３００−２及び次段のコン
トローラが制御され、以下同様の制御が行なわれる。

このように構成することにより、パイプライン演算器に
対して外部からは、命令を実行する際に、コマンド命令
により必要な情報を与え、あとはその命令を実行するに
必要なマシンサイクル数だけブツシュ命令を発行するこ
とにより命令が実行され、倍精度パイプライン演算の制
御が高速に実行できる。

以Ｆ具体的実施例に従って本発明の詳細な説明する。第
２図に本発明が適用されるプロセッサの全体構成図を示
す。

゛　ホスト（ＨＯ８Ｔ）コンピュータ１はインクフェイ
ス部２を介し演算ユニット３、レジスタファイル４、メ
モリ部５およびアドレス演算部６、更にはマイクロプロ
グラムコントローラ７に接続されており、マイクロプロ
グラム内容が可変とされたマイクロプログラムコントｏ
−ラフｕホストコンピュータ１による制御下にそのマイ
クロプログラムを実行することによって演算ユニット３
やアドレス演算部６などに制御タイミング信号やアドレ
ス信号などを出力するものとなっている。このようにし
てなるプロセッサの構成は特に新規なものではないが、
本発明はその構成における演算ユニットの一部を構成す
るパイプライン演算器に関するものである。

第３図はその演算ユニットの構成を示したものであり、
図示の如く３２ビツト乗算器１０と６４ピツト加算器１
１とから主に構成されるようになっている。ここでは３
２ビツトの演算を単精度の演算、６４ビツトの演算を倍
精度の演算と呼んでいる。乗算器１０は４段のパイプラ
インステージ１０−１〜１０−４よりなるパイプライン
乗ｎ器として構成され、また、加算器１１ば３段のパイ
プラインステージ１１−１〜１１−３よりなるパイプラ
イン加算器として構成され例えば米国特許第４，０７５
，７０４号で例示されているようなパイプライン加算器
とされる。乗算器１０については後に詳述するところで
あるが、乗算器１０への乗算データの入力は３２ビツト
乗算器右入力信号バス１４および３２ビツト乗算器左入
力信号バス１５より行なわれる。また、その出力である
乗算結果のうち上位３２ビツトは１６ピットデータバス
１６の他、信号線２１．１８によってそれぞれ３２ビッ
ト加算器右入力信号バス１２、レジスタファイルに送出
される一方、その下位３２ビツトは信号線２２によって
加算器１１に右入力下３２−　　　　　　ビットとして
入力されるようになっている。一方、加算器１１への加
算データの入力は単精度データの場合は勿論のこと、倍
精度データが２度に分けて入力される場合も原則として
加算器右入力信号バス１２および３２ビット加算器左入
力信号バス１３を介して行なわれる。但し、倍精度デー
タの場合に乗算器１０よシ右入力下３２ビットが、加算
器１１よシ左入力下３２ビットが与えられる場合には右
入力上３２ビツト、左入力上３２ビツトのみが加算器右
入力信号バス１２および加算器在入力信号バス１３より
入力されるようになっている。また、その出力である加
算結果のうち上位３２ビツトはデータバス１６の他、信
号線１７゜２０によってそれぞれレジスタファイル、加
算器在入力信号バス１３に送出される一方、その下位３
２ビツトは信号線１９によって左入力として直接加算器
１１に入力されるようになっている。

本図において（）内数字は、各信号線の本数を示してお
り、以下間４Ｍである。

−また、３０３＝１ｍ〜３０３−４ｍおよび３０３−１
ａ〜３０３−４ａはそれぞれ各パイプラインステージを
制御する制御信号で詳細は後述する。

次に第４図によりレジスタファイル４について説明する
。レジスタファイル４は主にＦＩＦＯ（Ｆｉｒｓｔ−Ｉ
ｎ、ｐｉｒｓｔ−Ｑｕｔ）レジスタ３１と２ポートレジ
スタ３３とから構成されるようになっている。ＦＩＦＯ
レジスク３１へのデータの書込は信号線１７．１８から
の加算器出力、乗算器出力の何れかをセレクタ３０で選
択したうえ１ビット書込信号ＷＥ−ｋ”１”の状態にお
くことによって、また、ＦＩＦＯレジスタ３１からのデ
ータの加算器右入力信号バス１２、加算器在入力信号バ
ス１３への読出は１ビット読出信号Ｒ，ＥをＩＴ　１１
ｊの状態におくことによって行なわれるようになってい
るものである。また、２ポートレジスタ３３へのデータ
の書込は信号線１７．１８からの加算器出力、乗算器出
力の何れか、またはデータバス１６上のデータがセレク
タ３２で選択されたうえ５ビット書込アドレス信号ＷＡ
によって指定されたアドレ・スに書込されるようになっ
ている。２ポートレジスタ３３からのデータの読出しは
また５ビット読出しアドレス信号ＲＡＩ　、ＲＡ２によ
っている。

読出しアドレス信号几Ａ１によって読出されたデータは
加算器在入力信号バス１３および乗算器圧入力信号バス
１５に、また、読出しアドレス信号１１、　Ａ　２によ
って読出されたデータは加算器右入力信号バス１２およ
び乗算器右入力信号バス１４に読み出されるようになっ
ているものである。

次にメモリ部５およびアドレス演算部６について第５図
により説明する。メモリ部５は２つの同一構成のメモリ
（１）４１およびメモ１バＩＩ）４５よりなりその周辺
回路構成も全く同様となっている。即ち、メモ１Ｊ４１
，４５へのデータの書込はデータバス１６上のデータを
メモリデータライトレジスタ４２．４６にセットした状
態でメモリアドレスレジスタ４３．４７上り書込アドレ
ス信号を与えることによって行なわれるようになってい
る。メモリアドレスレジスタ４３　、４７　ｉｄｌ＆述
するアドレス演算部６からのアドレス信号を保持し必要
な場合には保持されているアドレス信号をインクリメン
トしたりデクリメントするようになっている。

また、メモリ４１．４５からのデータの読出はメモＩＪ
　７ドレスレジスタ４３，４．７より読出アドレス信号
を与えることによって行なわれる。・そのアドレス信号
によって指定されたアドレスより読み出されたデータは
メモリデータリードレジスタ４０．４４を介しアドレス
演算部６に出力される他、既述の信号バス１２〜１５や
信号線４８゜４９を介してデータバス１６上に出力可と
されるようにしてなる。次にアドレス演算部６について
説明すれば、アドレス演算部６は２ボートレジスタ５１
およびＡＬＵ（数値論理演痺部）５３を含むものとなっ
ている。このうち２ボートレジスタ５１は４ビットアド
レス信号ＷＫ１．ＷＫ２に対応して２つの読出ポートを
有するものと々っておリ、壕だ、２ポートレジスタ５１
へのデータの書込は／’、　Ｌ　’Ｕ　５３出力、テー
クバス上のデータの何れかをセレクタ５０によって選択
したうえアドレス信号ＷＫＩによって１マシンサイクル
の後半に行なわれるものとなっている。２ポートレジス
タ５１の倒れか一方の読出ボートからの読出データは直
ｈｌＡ、ＬＵ５１に右入力として入力されるが、左入力
はメモリデータリードレジスタ４０．４４からのメモリ
読出データの何れか、または２ポートレジスタ５１の他
方の読出ポートからの読出データをセレクタ５２によっ
て選択したものとされる。ＡＬＵ５１はそれら左入力、
右入力のデータにもとづき所定の演算を行なうが、その
演算結果はメモリアドレスレジスタ４３．４７や２ポー
トレジスタ５１１にセント可となっているものである。

なお、演算ユニットやアドレス演算部などでの動作はマ
イクロプログラムコントローラに格納されているマイク
ロプロゲラｌ、０１語によって規定されるようになって
いる。また、演算ユニットやレジスタファイルなどから
の信号バスへのデータ出力も何れか１つのみしか２選択
されないようになっている。

第６図に第３図のパイプライン乗算器の構成を□示して
いる。これによると全体は符号演算部分、指数演算部分
および仮数演算部分よりなるものとなっている。先ず″
第６図を具体的に説明する前に単精度データ、倍精度デ
ータのデータフォーマットを第７図（ａ）、　（ｂ）に
より説明しておく。第７図（ａ）。

（ｂ）はそれぞれ単精度データ、倍精度データのフォー
マットを示すが、これによると単精度データは全体とし
て３２ビツトよシな９、符号Ｓ１指数Ｅ８．仮数Ｆｓは
それぞれ１ビツト、８ビツト、２３ビツトが割当され、
しかして単彷度データは式（１）に示すデータを表わす
ものとなっている。

単精度データ＝　（−１）　　・２　　　・１．Ｆ８・
・・（１）但し、Ｂｓは指数Ｅ８のバイアス分を、寸だ
、Ｓは１１１１７かパ０”の値をとり　”　１　”であ
る場合にはその単精度テークは負のテークであることを
、パ０”の場合には正のデータであることを示すように
なっている。

また、倍精度データは全体が６４ビツトよりなり一符号
８１指数ＥＤ、仮数Ｆｏにはそれぞれ１ビツト、１１ビ
ツト、５２ビツトが割当られ単精度データの場合と同様
にその倍精度データは式（２）に示すデータを表わすも
のとなっている。

ｇｏ”。

倍精度データ＝（−１）ｌ！・２　　　・１．ＦＤ　　
・・・（２）但し、ＢＤは指数ＥＤのバイアス分を示し
ている。

ここでデータの乗算の態様を考えれば、３つの場合が考
えられる。その１つは２つの単精度データを乗算しその
結果を単精度データとして得る場合である。その２は単
精度データの乗算結果を倍精度データとして得る場合で
あり、その３は２つの倍精度データを乗算しその結果を
倍精度データとした場合である。何れの乗算態様におい
ても乗算結果が負のデータとなるか正のデータとなるか
は符号Ｓが同一ビット状態か否かによって直ちに知れる
ものとなっている。即ち、符号Ｓが同一ビット状態であ
れば乗算結果は正のデータを、同一ビット状態でなけれ
ば乗算結果は負のデータを示すととになるものである。

問題は乗算結果における指数と仮数である。ここで２つ
の単精度データの指数をＥｓｔ、　Ｅｌ！２　　とし、
しかも乗算結果を単精度データとして得る場合を想定す
ると、乗算結果における指数は以下のように求められ、
まだ変形されることになる。

（Ｅｓｔ　　Ｂｓ）＋（’Ｅｓ２Ｂｓ）＝Ｅｓ＋　＋　
Ｅｓ２　２ＢＳ ””（Ｅｓ＋＋Ｅ１１ｚ　　Ｂｓ）　　Ｂｓ　　　　　
−−（３）即ち、Ｅ［ｌＩ　　とＥｓ２　を加えたもの
からＢｓを差し引く必要があるものである。同様にして
倍精度データを乗算しその結果を倍精度テークとして得
る場合にも２つの指数を加えたものからＢＤを差し引く
必要がある。問題は単精度データを乗算しその結果を倍
精度データで得る場合である。この場合には式（３）は
式（４）のよりに変形され得るから、Ｅｌｌｌ　　とＥ
ｓ２　を加えたものから（２８ｓ　　Ｂｏ）を差し引け
ばよいことになる。

（ＥｓＩＢｓ）　＋　（Ｅｌ１２　　Ｂｓ　）＝（Ｅａ
ｔ＋Ｅｓ２２Ｂｓ＋Ｂｏ）　　Ｂｎ　　　−−（４）し
だがって、何れの場合でも乗算結果における祠号は直ち
に、また、指数も上記のようにして求め得るが、問題は
そのようにして求められた指数は必ずしも正しくはなく
、仮数の演算結果如何によっては補正される必要がある
というｊことである。

例えば２つの単精度データの仮数をそれぞれ１゜Ｆ　ｓ
　１．１．ＦＳ２とした場合その乗算結果（Ｃ（１゜ｐ
Ｂｌ　）　Ｘ　（１，ＦＳ２　）　）　）は２進表示で
”　１０．０　”未満　Ｉｔ　１１１以上となり、乗算
結果が１１、・・・・・・″となつだり１０、・・・・
・・″となる場合には、乗算結果における仮数を１、・
・・・・・・・・”といった形にすると同時に、別途求
めておいた指数には°”１″を加える必要があるという
わけである。なお、バイアス分Ｂｓ、Ｂｏは本発明に直
接間するものではないが、指数のビット数が固定となっ
ている場合には、表現し得るデータの範囲がバイアス分
ＢＳ、ＢＤＫよって拡張されるものとなっている。

さて、パイプライン乗算器の一例での構成を第６図によ
り説明すれば、その構成は概ね上記説明に沿ったものと
なっている。乗算されるべき２つの単精度データあるい
は倍精度データは乗算器右入力信号バス１４および乗算
器属人力信号バス１５より３２ビット単位にフローティ
ング乗算器１０に入力されたうえ乗算されるが、先ず符
号演算よｐ説明すれば以下のようである。

即ち、乗算されるべき２つの単精度データあるいは倍精
度データの符号Ｓは第７図（ａ）、（ｂ）からも判るよ
うに０番目ビット位置のビット状態として示されている
から、そのビット状態を排他的論理オＵゲート１１１に
よって比較することにより容易に知られることは明らか
である。この比較結果はレジスタ１１２，１１３を介し
レジスタ１１４に格納されるようになっている。レジス
タ１１４に格納された符号の演算結果がこの後どのよう
に処理されるかは後述するところである。

次に指数演算部分について説明すれば、第７図（ａ）、
　（ｂ）Ｋ示すデータフォーマットの１番目ビット位置
よシ１１番目ビット位置までのビット状態が指数部入力
制御回路１０１，１０２に取り込凍れ所定に配列制御さ
れたうえで１１ビツト容量のレジスタ１０３，１０４に
セットされるようになっている。この場合指数部入力制
御回路１０１゜１０２は同一構成とされその具体的構成
は第８図に示すところであるが、これによると入力され
るデータが単精度データであるか倍精度であるかによっ
て配列制御は異なるものとなっている。即ち、単精度デ
ータが入力される場合にはその旨を示す信号ＭＡＬによ
って出力ゲートが所定に制御され、レジスタ１０３．’
１０４の１番目ビット位置から３番目ビット位置には”
　ｏ　”のビット状態が、またその４番目ビット位置よ
り１１番目ビット位置までには１番目ビット位置から８
番目ビット位置までのビット状態が右方向に３ビット分
シフトされた形で入力された９えセットされるよう（・
ζなっているものである。また、倍精度データが入力さ
れる場合には結果的に１番目ビット位置から１１番目ビ
ット位置までのビット状態はそのままレジスタ１０３，
１０４の対応するビット位置にセットされる。これによ
り単精度データであるか倍精度データであるかとは無関
係に指数のみが抽出され、しかもそのＭＳＢは揃えられ
るものである。

このようにしてレジスタ１０３，１０４にセットされた
指数は次に加算器１０５によって加算されるが、この加
算値からは指数に対するバイアス分が加算器１０７によ
って差し引かれるように−なっている。ここでいうバイ
アス分とは既述のＢＳ　。

Ｂｎまたけ２ＢＳ　　　ＢＤでありセレクタ１０６はそ
のうちの何れかを乗算態様に応じて選択しているわけで
ある。このようにしてバイアス分が差し引かれた加算値
はレジスタ１０８を介しレジスタ１０９にセットされる
が、これ以後については前の場合と同様後述するところ
である。

さて、最後に仮数演算部分について説明すれば、この部
分においては第７図（ａ）、　（ｂ）に示す仮数Ｆ　Ｂ
。

ＦＤが１．Ｆｓ　、１．ＦｎＯ形に戻されたうえ２つの
単精度データあるいは倍精度データの仮数の乗算が行な
われるようになっている。先ず乗算器右入力信号バス１
４および乗算器在入力信号バス１５からの３２ビット単
位の単精度データあるいは倍精度データは仮数部入力制
御回路１１５゜１１６においてその仮数のみ小抽出され
る。第９図はその仮数部入力制御回路１１５，１１６の
構成を示したものである。これによると信号ＭＳＬ。

ＭＩＢ、Ｉ、　、　ＭＪ）ＵＬはそれぞれ単精度デョタ
が入力される場合、倍精度データ上３２ビツトが入力さ
れる場合、倍精度データ上３２ビツトが入力される場合
のみ１′″の状態におかれ出力ゲートがそれぞれの場合
に応じ所定に制御されるようになっている。先ず単精度
データが入力される場合にはそのＯ番目ビット位置から
７番目ビット位置１でのビット状態は全て０″としで、
また８番目ビット位置のビット状態はＩｔ　Ｉ　ＩＩと
して、更に９番目ビット位置から３１番目ピット位置ま
でのビット状態はそのｉｔとしてレジスタ１１７．１１
８にセットされる。この場合８番目ビット位置のピッ１
へ状態を”　１　”とおくのはＦｓだけでは仮数として
の用をなさないが、１．Ｆｓとすることによって初めで
仮数としての意味をもつようになるからである。また、
倍精度データ上３２ビツトが入力される場合も同様にし
てＯ番目ビット位置から１０番目ピット位置までのビッ
ト状態は１１０　ＩＩとして、１１番目ピット位置のビ
ット状態はＩＩ　Ｉ　ＩＩとして、１２番目デッド位置
から３１番目ピット位置廿でのビット状態はそのま寸と
してレジスタ１１７．１１８にセットされるが、倍精度
データ下３２ピッ、トが入力される場合にはそのま寸し
・シフタ１１．７，１１８にセットされるようになって
いる。このようにしてレジスタ１１７．１１’８にセッ
トされた３２ビツトデータは乗算器１１９によって□乗
算されるところとなるが、第１０図はその回路構成を示
したものである１、これによると乗ｇｉｌ１９は１６ビ
ツト入力３２ビツト出力の乗算回路２０１〜２０４よシ
なり、それぞれ入力データ上位１６ピツト乗算、左入力
データ下位１６ビツトと右入力データ上位１６ビツトと
の乗算、左入力データ上位１６ビツトと右入力データ下
位１６ビツトとの乗算、入力データ下位１６ビツト乗算
を行ない、これら４つの結果は各々レジスタ１２０にセ
ットされるようになっている。レジスタ１２０にセット
された結果は次に加算器１２２でセレクタ１２１出力と
加算されるようになっている。加算器１２２は５人力の
もので、上記４つの乗算結果についての加算は第１１図
に示す組合せで６４ピツト１牌で行なわれるが、セレク
タ１２１出力をも考慮した場合でのそれは７６ビツト幅
となっている。加算器１２２からの加算結果はレジスタ
１２４にセットされるが、乗算されるべきデータが単精
度データである場合にはその加算結果が最終的な乗算結
果として得られることになる。

しかしながら、乗算されるべきデータが倍精度データで
ある場合は３２ビツトデータの乗算組合せは４通シある
から、単精度データの乗算に比し３マシンサイクル分だ
け多くの時間を要することになる。倍精度データの乗算
の場合には下３２ビツト乗算、下３２ビットと上３２ビ
ットとの乗算、上３２ピットと下３２ピットとの乗算、
上３２ビツト乗算が順次行なわれつつ各乗算結果は加算
器１２２で加算されるが、最終的な乗算結果を得るだめ
には各加算結果を所定に加算することが必要となる。レ
ジスタ１２４の出力を入力とするシフタ１２３ばそのた
めに設けられたものである。単精度データの乗算の場合
セレクタ１２１の出力は勿論ＩＴ　０７７とされるが、
倍精度データの乗算の場合にはシフタ１２３出力がセレ
クタ１２１を介し１加算入力として加算器１２２に入力
可とされるようになっているものである。シフタ１２３
はレジ′スタ１２４の出力をそのまま出力するか、右方
向に３２ビツトシフトさせて出力するようになっている
。即ち、先ず下３２ビツト乗算が行なわれる場合にはセ
レクタ１２１出力は°゛０″とされた状態で加算器１２
２で加算が行なわれる。次に下３２ビットと上３２ピッ
トとの乗算が行なわれる場合にはレジスタ１２４出力は
３２ビツト右方向にシフトされた状態でレジスタ１２０
の出力と加算されるようになっている。３２ビツト右方
向にシフトさせるのは桁合せのためである。この後止３
２ビットと下３２ピットとの乗算が行なわれるが、この
場合にはセレクタ１２１の出力はレジスタ１２４出力そ
のものとされる。これは、既に前の乗算で桁合せが済ま
されているからである。最後に上３２ピット乗算が行な
われるが、この場合には再び桁合せを行なうべくレジス
タ１２４出力は右方向に３２ビツトシフトされた状態で
レジスタ１０出力と加算される。この加算での加算結果
が倍精度データ乗算における仮数の最終的な乗算結果と
して得られるものである。

さて、以」二のようにして仮数の乗算結果が求められる
が、第１２図（ａ）〜（ｄ）はレジスタエ２４にセット
される仮数の最終的な乗算結果のデータフォーマットを
示しだものである。このつち、第１２図（ａ）　、　（
ｂ）は単精度データ乗算に係るものを、まだ、第１２図
（Ｃ）、　（ｄ）は倍精度データ乗算に係るものを示し
ている。図示の如く単精度データ乗算に係るものは１６
番目ビット位置か１７番目ビット位置に初めてｕ　Ｉ　
Ｉ＋が現われるものであることが判る。

因みに１８番目ビット位置以降のデータが小数点以下の
データとなるから、第１２図（ａ）のように１６番目ビ
ット位置に°゛１″が現われる場合にはその乗算結果を
１ビツト右方向にシフトさせると同時に、指数の演算結
果に１を加える操作が必要となる。これと同様にして倍
精度データ乗算に係るものにおいては２４布目ビット位
置以μ５ヤが小数点以下のデータと方るから、第１２図
（Ｃ）のような場合には上記と同様な操作が必要と万る
。第６図に２けるセレクタ１２５，１２７および加算器
１１０はその操作のために設けられたものである。

セレクタ１２５は単精度データ乗算の際は１６番目ビッ
ト位置のビット状態が、−また、倍精度データ乗算デー
タ乗算の隙には２２届目ビツト荷置のビット状態が”　
ｉ　”である場合に低敷の乗算結果金１ビット右方向に
ソフトさせるべく機能するものである。また、セレクタ
１２７は単精度データ乗算の際は１６番目ビット位置の
ピントを、倍精度データ乗算の際には２２番目ビット位
置のビットを選択出力するだめのものであり、燻択出力
されたビットは加算器１１０でレジスタ１０９からの指
数演算結果とカロ算されるようになっている。

これにより指数の補正が行なわれるものである。

したがって、レジスタ１１４からの符号演算結果、加算
器１１０からの指数演算結果およびセレクタ１２５から
の仮数演算結果をそのときの乗算態様に応じて所定に配
列し直しだ状態で出力するようにすれば、乗算態様に応
じた乗算結果が所定のフォーマットで得られることにな
るものである。

出力制御回路１２６の構成を第１３図に示す。

図においてＭ２Ｏ，ＭＤＯ，ＭＤＵＯ，ＭＤＬＯがＴｌ
　ＩＩｔのときは、各々単精度乗算、倍精度乗算で一度
に、倍精度乗算で２度に分けて出力するときの上位３２
ビツト及び下位３２ビツトを出力することを示す。Ｍ８
０＝１のときは、出力信号線の０ビツト目に符号出力信
号線１２８のデータを、１〜８ビツト目に指数部信号線
１２９０４〜１１ビツト目のデータを１〜８ビツト目に
、仮数部信号線１３００１８〜４０ビツトのデータを、
９〜３１ビツト目に出力する。倍精度で一度に出力する
場合は、ＭＤＯ−１として、出力信号線のＯビット目に
符号出力信号線１２８のデータを、１〜１１ビツト目に
指数部信号線１２９の１〜１１ビツト目のデータを、１
２〜６３ビツト目に仮数部信号線１３０の２４〜７５ビ
ツト目のデータを出力する。倍精度で上位３２ビツトの
出力時にはＭＤＵＯ＝１として、出力信号線のＯ〜３１
ビット目までは、ＭＤＯ＝１と同じデータが出力される
。

倍精度で下位３２ビツトの出力時には、ＭＤＬＬ−ｊｌ
として、出力信号線の０〜３１ビツト目に、仮数部信号
線１３００４４〜７５ビツト目のデータが出力される。

第１４図に第３図のパイプライン加ｑ４器の構成を示す
。図において、２０１，２０２は指数部入力制御回路、
２０３は、２０１，２０２の出力の差をとる加算器、２
０４は、２０３の結果をラッチするレジスタ、２０５は
、加算器２０３の結果に従って２０１，２０２の出力の
一方を選択するセレクタ、２０６は、選択結果をラッチ
するレジスタ、２０７．２０″８は仮数部入力制御回路
、２０９．２１０は、２０７，２０８の出力をラッチす
るレジスタ、２１１は、レジスタ２０９゜２１０の一方
を選択するセレクタ、２１２は、レジスタ２０４の値に
従ってセレクタ２１１の出力をシフトするシック、２１
３，２１４は各々レジスタ２１０とシフタ２１２の出力
及びレジスタ２０９とシフタ２１２の出力を選択するセ
レクタ、２１５は加算器、２１６は、先頭から連続した
Ｏの数を計数するカウンタ、２１７ば、２１６の結果を
ラッチするレジス、り、２１８は、、　加Ｈ６２１ｓの
演算結果をラッチするレジスタ、２１９は、レジスタ２
０６の値をラッチするレジスタ１．２２０は、レジスタ
２１９のイ品′から、レジスタ２１７の値を引く加算器
、２２１ば、レジスタ２１８の値を符号十絶対値の値に
変換する回路、２２２は、レジスタ２］７の領分だけシ
フトするシフタ、２２３は、出力制御回路、３１５ａは
、第１段のレジスタのラッチ許可信号である。

指数部入力制御回路２０１，２０２は、データが単精度
が倍精度かに従ってデータ入力を制御する回路で第８図
と同じ構成である。加算器２０３では、指数部入力制御
回路２０１，２０２の差をとり、その結果をレジスタ２
０４にセットし、また、セレクタ２０５は、加算器２０
３の演算結果により、指数部入力制御回路２０１，２０
２の・大きい方の値を選択する。この結果はレジスタ２
０６にセットされる。

仮数部入力制御回路２０７の構成を第１５図に示す２０
８の構成も同じである。入力データが単精度のときは、
制御信号Ａｓ比が１″となり符−号は、そのま丘通し、
１−１０ビット目の出力は（（０１１に、また１１ビツ
ト目に′１″を立て、入力データの９〜３１ビットを１
２〜３４ビツト目に出力し、３５〜６３ビツトは０″と
する。また倍精度のときは、一度に人力される揚巻と、
上位３２ビツト、下位３２ビツト別々にセットされる場
合とに分かれる。一度に倍精度データが入力されるとき
は、ＡＤＩ（、が′１″となり入力データ〜がその−１
ま出力される。倍精度で上１位及び−上位３２ビツトが
別々に入力される場合は、どちらのデータも入力側の０
〜３１ビット目にあり、上位３２ビツトのときは、ＡＤ
ＵＲ二′°１”となり、０〜３１ビットの入力データが
そのまま出力のＯ〜３１ビットに出力し、下位３２ビツ
トの入力時は、ＡＤＩＪをａｔ　Ｉ　Ｐｌとしθ〜３１
ビットの入力データを３２〜６３ビツト目に出力する。

この出力データはレジスタ２０９にランチされる。セレ
クタ２１１では、加算器２０３の演算結果に従ってレジ
スタ２０９，２１０のうち、指数部の小さい方のデータ
を選択してシフタ２１２に入力し、レジスタ２０４の値
だけ、シフタ２１２で右シフトする。セレクタ２１３は
、レジスタ２１０の出力がセレクタ２１１で選択された
場合は、シフタ２１２の出力を、そうでないときはレジ
スタ２１０の出力を選択する。セレクタ２１４の動作も
、セレクタ２１３と同様である。セレクタ２１３．２１
４の出力は、加算器２１５で加算恣れ、絶対値変換回路
２２１によシ、加算器出力が負のとき、符号士絶対値表
現としてレジスタ２１８にラッチされる。カウンタ２１
６は、絶対値変換回路２２１の出力の先頭から連続し九
゛０″の数を、カウントし、レジスタ２１７にセットす
る。レジスタ２１９は、レジスタ２０６の内容をセット
する。

シフタ２２２は、レジスタ２１７の１０ビツト目が°゛
１″のとき入力データを右に１ビツトシフトし　１１１
Ｊ）でないときはその領分だけ左にシフトする。加算器
２２０は、レジスタ２１７０１０ビツト目が”１″のと
きはレジスタ２１９のイ直ヲ＋１し、（ｔ　ＯＩＩのと
きは、レジスタ２１９の値からレジスタ２１７の値を引
いて、出力制征）回路２２３の入力とする。

出力制御回路２２３は、第１３図とほぼ同じ構成であり
、単精度、倍精度上位３２ビット及び倍精度で２度に分
けて出力するときは＼下位３２ビットが出力バスめ０〜
３１ビツト目に、また倍精度で一度に６４ビツト出力す
るときは、出カッ〈スの３２〜６３ビツトに倍精度下位
３２ビットが出力される。

第１６図に本発明の中心をなすパイプライン演算回路の
コントローラの基本構成を示す。図において３１０，３
１１はデコーダ、３１２はセレクタ、３１３はリードオ
ンリーメモリ（ＲＯＭ）、３１４は、レジスタ、３１５
は、第１段ステージラッチ許可信号、３１６はセレクタ
、３１７はＲＯＭ、３１８はレジスタ、３１９は第２段
以降のステージラッチ許可信号、３２０はセレクタ、３
２１はＲＯＭ、３２２はレジスタである。

入力信号＃３０２−１から入力される命令は、次の４つ
ぐ大別される。

（１）　　コマンド命令；新たな命令の開始を指示する
。

この命令により２段目以降のバイグラインステージも実
行される。

（２）ブツシュ命令：先に入力された命令を継続して実
行することを示し、各パイプラインステージの処理が実
行される。

（３）　　データセット命令：パイプライン演算器の第
１段のレジスタにラッチ信号が送出されるが、２段目以
降の処理は実行されない。

（４）　　ノーオペ命令：演算器のパイプライン処理を
行なわないことを指示する命令。

デコーダ３１０は、入力信号線３０２−１の内容をデコ
ードし、コマンド命令のとき、あるいはデータセット命
令のときは、レジスタ３１４からの当該コントローラが
命令を実行中か、命令待ちかの情報により、命令待ちの
とき（は、セレクタ３１２が、入力信号線３０２−１を
選択し、実行中でデータセット命令のとき、あるいはブ
ツシュ命令、ノーオペ酷令のときは、レジスタ３１４の
出力を選択する。セｌ／クタ３１２の出力は、几０Ｍ３
１３のアドレスとなり、１１，０Ｍ３１３の出力は、制
御信号線３０３−１を介して、・くイブライン演算器の
第１段目に送られるとともに、レジスタ３１４の入力と
なる。デコーダ３１１は、入力信号線３０２−１がコマ
ンド命令、あるいはブツシュ命令であるとき信号線３１
９が′１”となり、クロックに同期して、レジスタ３１
４．３１’８゜３２２にラッチ許可信号を送るとともに
、入力信号線３０２−１の内容が、コマンド、ブツシュ
あるいはデータセント命令であるとき、ランチ舘可信号
線３１５を介して、パイプライン演算器の第１段のレジ
スタに、ラッチ許可信号を送出する。　・コントローラ
３０１−２〜３０１−ｎの動作は、３０１−１とほぼ同
じであるが、３０１−２を例にとって説明すれば、几Ｑ
Ｍ３１３の出力には、セレクタ３１６の入力のどちらを
選ぶかの信号が含まれており、これにより、ＲＯＭ３１
３の出力とレジスタ３１８の出力のどちらかが選ばれて
、ＲＯＭ３１７のアドレスとな゛す、ＲＯＭ３１７の出
力がラッチレジスタ３１８にセットされる。２段目以降
ランチレジスタ３１８，３２２が直接演算回路の制御信
号として出力されているが、これは、２段目以降は制御
信号を早いタイミングで確定する必要があるためである
。またセレクタ３１６゜３２０のセレクト信号は通常の
場合は、入力信号線３０２−１にコマンドが入力されて
から、１マシンサイクルずつ遅れて各段が動作するよう
に決めればよい。

以下第６図、第１４図の乗算器、加算器に例をとって、
第１６図のコントローラの動作を更に詳＼しく説明する
。乗算器、加算器のコントローラを正則するため第１６
図の信号線のサフィックスにｍ、ａをつけている。第６
図のパイプライン乗算器を用いて単精度乗算を行なうと
きのステップは以下の、ようになる。

（１）　　ＷＫＲＡ２（１）＜Ｓ米＞ＷＫＦ！、ＡＩ（
２）（２）　　　　　　　　＜　ｐｕｓｈ　）（３）　
　　　　　　　　＜ｐｕｓｈ＞（Ｊ　　ＷＫＷＡ（１）
←＜　ｐｕｓｈ　＞、ここでステップ（１）は、コ１′
−トレジスタ３３のアドレス１，２のデータをＭｌ−み
出して単精度乗算を行なうことを指定するコマンド命令
、（２）〜（４）はブツシュ命令でステップ（４）で結
果が得られ、コボートレジスタ３３のアドレス１に結果
を格納することを示している。

このときの各パイプラインステージがコントローラによ
ってどのように動作するかを第１７図に示す。ステップ
（１）のコマンド命令を実行する際は、第１６図におい
て、入力信号線３０２−１の単精度乗算のコマンド命令
をデコーダ３１０ｍでデコードして、セレクタ３１２ｍ
は、入力信号線３０２−１　ｍを選択し、ＲＯＭ３１３
ｍよシ制御情報が読み出され、制御信号線３０３−’１
ｍを介して、パイプラインの第１段の回路に送られる。

これにより、第８図において、Ｍ８Ｌ＝″′１″となり
、入力データの単精度の指数部データが抽出され、第６
図のレジスタ１０３，１０４の入力となる。

また仮数部においても、第９図でＭ　Ｓ　Ｌ　−”　１
　”となり、単精度の仮数部データが、レジスタ１１７
゜１１８の入力となる。第１６図のテコーダ３１１ｍに
より、第１段レジスクラッチ許可信号３１５ｍが出され
、レジスタ１０３，１０４，１１７゜１１８に上記デー
タがラッチされる。第１６図のレジスタ３１４ｍにもラ
ッチ信号が入るが、単精度演算においては、演算が−マ
シンサイクルで完了するため、レジスタ３１４には、ノ
ーオペに相当するアドレスがラッチされる。またセレク
タ３１６ｍは、ＲＯＭ３１３ｍよりＲＯ〜１３１３ｍの
出力が選択されるように指定され、ＲＯＭ３１７ｍの内
容がレジスタ３１８．ｍにセットされる。

次にブツシュ命令が入ると、セレクタ３１２ｍでは、レ
ジスタ３１４ｍの内容がセレクトされるが、レジスタ、
Ｉ　ｌ　４　ｍにはノーオペに相当するアドレスがラッ
チされているため、制御信号ｍ３０３−　ｌ　ｍからは
、ノーオペの信号が送られる。ブツシュ命令のため、レ
ジスタ３１４ｍにラッチ信号が入るが、このときにもノ
ーオペに相当するアドレスがラッチされる。コントロー
ラ３０１−２ｍでは、入力信号３０２−１ｍがブツシュ
命令であるため、セレクタ３１５ｍは、レジスタ３１８
ｍの内容が選択されるように制御され、第６図のパイプ
ラインの第２段のステージに単精度乗算の制御信号が制
御信号線３０３−２ｍを介して送られる。このマシンサ
イクルで演算を完了するため、レジスタ３１８ｍにはノ
ーオペに相当するアドレスがラッチされる。以下同様に
次のブツシュ命令では、第３段目で加算が、また最後の
ブツシュでは、第４段目でデータの正規化が行なわれ、
単精度の結果が出力される。

次に倍精度乗算で出力を、上３２ビット及び下３２ビツ
ト２回に分けて出力する場合の演算ステップは以下のよ
うになる。

（Ｉｔ　　ＮＣ＜Ｄ　ｄａｔａ　ｓｅｔ＞ＩＮＴＤ（Ｒ
Ｌ）（２）　　ＩＮＴＤ（ＬＬ）＜Ｄ米２＞ＮＣ，ＷＫ
ＷＡ（１）　←ＩＮＴＤ（ＬＬ）Ｃ３）　　ＩＮＴＤ（
ＬＵ）＜ｐｕｓｈ＞ＮＣ，ＷＫＷＡ（２）、−ＩＮＴＤ
（ＬＵ）（４）　　ＷＫＲＡＩ（ＩＫ＋）ｕｓｈンＩＮ
ＴＤ　（ＲＵ）（５）　　ＷＫＲＡ１（２Ｋｐｕｓｈ）
ＮＣ（６）　　　　　　　　（ｐｕｓｈ） （力　　　　　　　　（ｐｕｓｈ） （８）　　０ＵＴＤ（［Ｊｌ←＜ｐｕｓｈ）（９）　　
０ＵＴＤ（１）←＜　ｐｕｓｈ　＞第３図のインクフェ
イス部２からデータが入力され、結果もインクフェイス
部２に返すとする。

ステップ（１）で］）ｄａｔａｓｅｔ　は、倍精度デー
タを入力することを意味し、ＬＮＴＤ　（Ｒ，Ｌ）は、
インタフェース部からの入力データが、乗算器右入力の
下３２ビットであることを意味している。ステップ（２
）以降のＦＬＵ、ＬＬ、ＬＵも、右入力上３２ビツト、
左入力の下３２ビット、上３２ビットであることを意味
している。またＮＣは、入力レジスタにセット信号を入
れず、前のデータをそのｔ−ｉ残しておくことを意味し
ている。ステップ（２）では、Ｄ米２は、倍精度乗算し
た結果を、２回に分けて出力することを意味し、ＩＮＴ
Ｄ　（ＬＬ）を２ボートレジスタ３３のアドレス１に書
き込むと共に、乗輝器の右入力とする。ステップ（３）
では、工ＮＤ（ＬＬＩ）を２ボートレジスタ３３のアド
レス２に書き込むとともに、乗４４５の左入力とする。

ステップ（４）では、ＷＫＲＡ（］）と、において、入
力データがそのｉｔレジシフｊＬ７，１１８の入力とな
る。

ステップ（１）では左入力はＮＣとなっているだめ、レ
ジスタ１１７へのクロックは入らないが、レジスタ１１
８にはクロックが入り、ＩＮ’ｆ’Ｄ（ＲＩ、）がセッ
トされる。

ステップ（２）において、倍粍゛度乗算のコマンド命令
が発行され、第１６図のコントローラ３０１−１ｍにお
いて、セレクタ３１２で、入力信号線３０２−１　ｍが
選択され、ＲＯＭ３１３ｍから制御信号が送出され、第
６図レジスタ１１７に、ＩＮＴＤ（ＬＬ）がセットされ
る。またセレクタ３１６ｍにおイー（、ＲＯＭ３１３　
ｍよ、９ＲＯＭ３１３ｍの出力が選択されるように指定
され、ＲＯ１１４３１７ｍの内容がレジスタ３１８ｍに
セットされる。

ステップ（３）のブツシュ命令では、コントローラ３０
１−１ｍは、セレクタ３１２　ｍでレジスタ３１４ｍの
出力が選択され、ＲＯＭ３１３ｍから制御信号が送出さ
れ、ＩＮＴＤ（ＬＵ）の指数部、及び仮数部が各々レジ
スタ１０３．ｉ１７にセットされる。またコントローラ
３０１−２ｍでは、制御信号が３’　０３−２ｒｎを介
して送られるとともにブツシュ命令のため、レジスタ３
１８　ｍの出力がセレクタ３１６ｍで選択されて、レジ
スタ３１８ｍにセラ）　ＩＮＴＤ（ＲＵ）を乗算器の入
力とする。ステップ（５）ｆＵ、２ボー１−　レジスタ
３３　ノＷＫＲＡ（２）の内容を乗算器の左入力とする
。ステップ（８）、　（９）において、０ＵＴＤ（ＩＪ
）、　０ＵＴＤ（ｌヨ）は、乗算器６４ビツト出力の上
位３２ビツト及び下位３２ビツトであることを示してい
る。

第１８図にこのときのパイプライン演算の流れを示す。

ステップ（１）のデータセット命令が入力されたとき第
１６図のコントローラ３０１−１ｍが、命令待ちの状態
であるとすると、デコーダ３１０ｍは、セレクタ３１２
ｍで入力信号線３０２−１ｍを選択するようにデコード
する。これによシ、ＲＯＭ　３１３　ｍの内容が制御信
号ｉｌｌ　３０３−１．　ｍより出力される。デコーダ
３１１ｍは、データセット命令のだめ、２段以降、ラン
チ許可信号３１９は送出せず、またレジスタ３１４ｍ、
３１８ｍ。

３２２ｍにもクロックは入らない。しかしながら第１段
目のラッチ許可信号は、デコーダ３１１　ｒｎより、信
号線３１５　Ｉｎを介して送出される。制御信号線３０
３−１ｍにより、仮数部に関しては、第９図においてＭ
ＤＬＬ＝１となり、仮数部制御回路１１５，１１６され
る。制御信号線３０３−２”により、下３２ビット同志
の乗算が乗算回路１１９で行なわれ、レジスタ１２０に
セットされる。以ド同様に、コントローラにより制御さ
れて倍精度の乗算が実行される。倍精度乗算の場合は、
第１段目から第３段目のコントローラは、４ステツプの
演算が完了すると、命令待ちの状態となり、第４段目の
コン）ｏ−ラは、出力を２度に分けて行なうため、２ス
テツプで演算が完了している。倍精度で一度に演算結果
を出す場合は、１ステツプで演算が完了することになる
。

次に第１４図のパイプライン加算器の制御方式について
説明する。この加算器は、６４ビツト幅であるが入力が
３２ビツトバスあるいは６４ビットバスで倍精度データ
が入力される。このため３２ビツトバスで倍精度データ
が入力されるときには、上位３２ビツト、下位３２ビツ
トと、２度に分けて入力されることとなる。インタフェ
イス部２からの入力データで倍精度加算を行ないその結
果を６４ビット一度に出力するときの手順は以下のよう
になる。

（］）ＷＫＷＡ（１）←ＩＮＴＤ（ＬＵ）（２１ＷＫＷ
Ａ（１）＜Ｄ＋２２１＞ＩＮＴＤ（ＲＵ）（３）　　　
Ｎ　Ｃ＜　ｄａ　ｔａ　ｓｅｔ　＞　ＩＮＴＤ　（ＲＬ
）（４）　　ＩＮＴＤ　（ＬＬ）＜　ＩＩＵＳｈ　＞　
　　Ｎ　Ｃ（５）　　　　　　　　＜　ｐｕｓｈ　＞（
６）　　　Ｆ’ＡＩＮＰ’−（ｐＬＩ５　ｈ）このとき
のパイプライン制御の流れは第１９図のように寿る。ス
テップ（１）ではインタフェース部２からは、１度に２
ワードのデータを転送できないため、あらかじめ、２ボ
ートレジスタ３３のアドレス１に加算器在入力の上位３
２ビツトを記憶しておく。ステップ（２）のＤ−１−２
２１は、倍精度加算で左、右入力とも２回に分けて入力
され、出力は６４ビツト１度に々されることを示してい
る。

コントローラ３０１−１８においで、セレクタ３１２ａ
は、入力信号３０．２−１２を選び、ＲＯＭ３１３　ａ
は、上位３２ビツトをセットする制御信号を制御信号線
３０３−１３から送出する。

これによシ指数部制御回路２０１．２０２は、倍精度デ
ータの指数部を出力し、加算器２０３の結果及びこれに
基づいたセレクタ２０５の出力が各各レジスタ２０４，
２０６にセットされる。１入仮数部制御回路２０７，２
０８は第１５図において、ＡＤＵＲ＝１のときレジスタ
２０９，２１０の上位３２ビツトにセットさせる。また
レジスタ３１４ａにはＲＯＭ３１３　ａの内容がセット
されレジスタ３１８ａの出力がセレクタ３１６ａで選択
され、これによりＲＯＭ３１７　ａの出力がセットされ
る。

ステップ（３）のデータセット命令では、コントロ−ラ
３０１−１３において、デコーダ３’ｌ　Ｏａは、命令
実行中でかつ、データセットであるため、レジスタ３１
４ａの内容をセレクタ３１２ａで選択する信号を生成す
る。これにより下３２ビットをセットする制御信号が出
され、デコーダ３１１ａで生成された第１段レジスタラ
ッチ許可信号３１５　；］によりレレジスフ２９の下３
２ピットに入力データＩＮＴＤ（ＲＪ、）がセットされ
る。但し右入力データの指定はＮＣであるため、レジス
タ２１０′？まセットキれない。データセット命令では
、レジスタ３］、４ａ、３１８ａ、３２２ａ及び２段目
以降の演算器のレジスタには、ラッチのクロックが入ら
ないためパイプラインステージの処理は、進められない
。

ステップ（４）でのブツシュ命令では、コントローラ３
０．１−１２において、レジスタ３１４ａの出力がセレ
クタ３１２ａで選ばれ、再び下３２ビットをラッチする
制御信号が送出され、レジスタ２１０の下３２ビットに
、ＩＮＴＤ（ＬＬ）がラッチされる。ステップ（４）に
おいて第１段目の処理を完ステップ（５）のブツシュ命
令により、第２段の加算が実行され、第２段の演算を完
了する。

ステップ（６）のブツシュ命令で第３段のコントローラ
が処理を開始し、倍精度を一度に出力し、処理を終了す
る。７但しここで倍精度データを一度に出力できるのは
、加算器１１に入力するときである。

〔発明の効果〕

本発明を実施することにより、単精度演算器における倍
精度パイプライン演算及び、単精度の入力バスしか持た
ない倍精度パイプライン演算器の倍精度パイプライン演
算制御が極めて容易に行ないつる。即ち、倍精度演算を
開始する際その演算に必要な演算モード、入力データの
設定の仕方、出力方法等を設定したあとは、演算の回数
分、演算器に演算継続指令を出すことにより結果が得ら
れるため、演算結果がどのタイミングで得られるかだけ
をユーザが管理するだけでよく、倍精度パイプライン演
算が、単精度パイプライン演算と同程度の複雑さで実現
できることになる。壕だデータセット命令は、フローテ
ィングプロセッサが、本発明で示したようなレジスタフ
ァイルを持っていなくても、゛パイプライン演算器の入
力レジスタをバッファとして用いることにより、パイプ
ライン演算が実現でき、ハードウェア削減の上からも効
果があ、・５゜

【図面の簡単な説明】

第１図は、本発明によるパイプライン演算器を説明した
図、第２図は、本発明が適用される。プロセッサの全体
構成を示した図、第３図は、演算ユニットの構成を示し
た図、第４図はレジスタファイルの構成を示した図、第
５図は、メモリ及びアトシス演算部を説明した図、第６
図は、パイプライン乗算器の構成を示した図、第７図は
、単精度、倍精度のフォーマットを示した図、第８図は
、乗算器指数部入力制御部の構成を示した図、第９図は
、乗算器仮数部入力制御回路の構成を示した図、第１０
図は、乗算回路の構成を示した図、第１１図は倍精度乗
算手順上説明した図、第１２図は、単精度、倍精度乗算
結果のビット構成を説明した図、第１３図は乗算器の出
力制御回路の構成を説明した図、第１４図はパイプライ
ン加算器の構成を説明した図、第１５図は、加算器の仮
数部入力制御回路の構成を説明した図、第１６図は本発
明になるパイプライン演算器のコントローラの構成を説
明した図、第１７図は単精度乗病、の手順を説明した図
、第１８図は倍精度パイプライン乗算の手順を説明した
図、第１９図は倍精度パイプラ・イン、乗算の手順を説
明した図である。 ３・・・演算ユニツ）、３００−１〜３００−ｎ・・・
パイプラインステージ、３０１−１〜３０１−ｎ・・・
コントローラ、３１０，３１１・・・デコーダ、３１２
．３１６，３２０・・・選択回路、３１３゜３１７．３
２１・・・メモリ、３１４，３１８゜詰／／固 第１２　ｒＥＪ ソ　／７　（ｆＥＪ →・嘗　　コマンＬ　）・１．７．、プ７ン７　ヮ’７
．．ｘ慧４１’Ｚ　ヵ

Claims (1)

【特許請求の範囲】
1. ｉ、複ｉのパイプラインステージからなる演算回路と各
   パイプラインステージを制御する制御回路を有するパイ
   プライン演算器において、パイプラインステージ対応に
   制御回路を設け、各制御回路は対応するパイプラインス
   テージへの演算の内容に応じた制御信号および次段制御
   回路が同一の制御信号を繰返し、出力すべきか否かの信
   号を含むマイクロプログラムを格納する記憶手段と、該
   記憶手段から読み出した内容を一時的に記憶するレジス
   タ手段と、当該記憶手段の読み出しアドレスを該レジス
   タ手段から得だアドレスとするかこれ以外のアドレスと
   するかを決定する選択手段を有し、第１段の制御回路の
   選択手段はパイプライン演算器で行うべき演算の内容を
   指定するコマンド命令および当該命令を繰返し実行する
   ことを指定するブツシュ命令によシ制御され、後段の制
   御回路の選択手段は、前段の制御回路の記憶手段から読
   み出された内容′により制御されるようにしたことを特
   徴とするパイプライン演算器。