JPS59161050A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS59161050A JPS59161050A JP3611183A JP3611183A JPS59161050A JP S59161050 A JPS59161050 A JP S59161050A JP 3611183 A JP3611183 A JP 3611183A JP 3611183 A JP3611183 A JP 3611183A JP S59161050 A JPS59161050 A JP S59161050A
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Abstract
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法、特にその表面段差
部を平坦化することにより信頼性の高い半導体装置が得
られるようにしたものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a method for manufacturing a semiconductor device, and in particular, a highly reliable semiconductor device can be obtained by flattening the surface step portion.
従来の半導体装置の製造方法では、配緋層を多層に重ね
て行(方法として、第1図(、)〜(C)に示す方法が
とられてきた。すなわち第1図(a)〜(c)において
、1は半導体基板、2は絶縁層、3は第1の配線層、4
は層間絶縁層、5は第2の配線層、6は前記第2の配線
層5の段差部におけるくびれである。In the conventional manufacturing method of semiconductor devices, the method shown in FIGS. 1(a) to (C) has been adopted by stacking the scarlet layers in multiple layers. In c), 1 is a semiconductor substrate, 2 is an insulating layer, 3 is a first wiring layer, 4
5 is an interlayer insulating layer, 5 is a second wiring layer, and 6 is a constriction at a stepped portion of the second wiring layer 5.
次に第1図(a)〜(e)の多層配縁層の形成方法につ
いて説明する。Next, a method for forming the multilayer interconnection layer shown in FIGS. 1(a) to 1(e) will be described.
半導体装置の製造方法においては、電極を多層に積み重
ねることはその製造方法の基本である。In the manufacturing method of semiconductor devices, stacking electrodes in multiple layers is the basis of the manufacturing method.
電極の1ね合わせには種々の場合が生じるが、ここでは
代表的に第1図(a)のように、半導体基板1上の絶縁
層2の上に形成された第1の配線層3上に、第2の配線
層5を形成する場合について説明する。There are various cases in which the electrodes are aligned, but here, as shown in FIG. Next, the case of forming the second wiring layer 5 will be explained.
第1の配線層3の材料としては、アルミニウム。The material for the first wiring layer 3 is aluminum.
アルミニウム合金、ポリシリコン、金属シリサイド等何
であってもかまわない。この第1の配線層3の上に、第
1図(b)のように層間絶縁層4を形成する。層間絶縁
層4の材料としては、酸化シリコン(Sin、)あるい
はプラズマ窒化シリコン(Si、H,Nの化合物)など
が使われ、CVD(Chemical Vapor D
eposition )法やスパック法で作られる。し
かる後、第1図(C)のようK、第2の配線層5をCV
Dあるいは蒸着、スパッタ等の方法によって形成し、こ
の後、通常のフォトリングラフィ技術によって、この第
2の配l[lli層5を所定の平面形状にパターニング
する。必要に応じて、さらにこの上に第3.第4の配線
層を形成するが、ここでは省略する。Any material such as aluminum alloy, polysilicon, metal silicide, etc. may be used. On this first wiring layer 3, an interlayer insulating layer 4 is formed as shown in FIG. 1(b). As the material for the interlayer insulating layer 4, silicon oxide (Sin) or plasma silicon nitride (a compound of Si, H, and N) is used, and CVD (Chemical Vapor D) is used.
It is made using the eposition method or the spack method. After that, as shown in FIG. 1(C), the second wiring layer 5 is coated with CV.
The second interconnect layer 5 is formed by a method such as evaporation, sputtering, etc., and then patterned into a predetermined planar shape by a normal photolithography technique. If necessary, add a third layer on top of this. A fourth wiring layer is formed, but will be omitted here.
従来の多層配線層の形成方法では、以上のように単純に
各層を積み重ねて行く方式をとっていたため、丁度積雪
が段差部で雪庇を形成するのと同じ原理によって、第1
図(e)に示すように段差部でくびれ6を生じ易いとい
う欠点かあ・つた。このくびれ6は、形成された第2の
配線層5の断線故障の原因となるとともに、異方性エツ
チング(Reactive Ion Beam Et
ching )で第2の配線層5をエツチングした場合
には、段差部のエツチングが完全にできないため第2の
配線層5間が短絡してしまうという不都合も生じる。In the conventional method for forming multilayer wiring layers, each layer was simply stacked as described above.
The disadvantage is that constrictions 6 tend to occur at the stepped portions, as shown in Figure (e). This constriction 6 causes a disconnection failure in the formed second wiring layer 5, and also causes anisotropic etching (Reactive Ion Beam Etching).
When the second wiring layer 5 is etched using the etching process, the step portion cannot be completely etched, resulting in a short circuit between the second wiring layers 5.
この発明は、上記のような従来の欠点を除去するために
なされたもので、異方性エツチングが急な段差部ではエ
ツチング残部分を生じることを積極的に利用して層間絶
縁層の平坦化を図ることにより、(ひれのない第2の配
線層を形成することを可能にした半導体装置の製造方法
を提供することを目的とし℃いる。以下この発明の一実
施例を第2図(a)〜(、)について説明する。This invention was made in order to eliminate the above-mentioned drawbacks of the conventional etching method, and it flattens the interlayer insulating layer by actively utilizing the fact that anisotropic etching leaves etching residues at steep step portions. The purpose of this invention is to provide a method for manufacturing a semiconductor device that makes it possible to form a second wiring layer without fins.Hereinafter, an embodiment of the present invention will be described with reference to FIG. 2(a). )~(,) will be explained.
第2図(a)〜(、)において、第1図と同一符号は同
一部分を示し、7は前記第1の配線層3を覆うようにし
て、C、V Dあるいはスパッタで形成された絶縁物層
で、材質的には層間絶縁層4と同じであっても異なって
いてもよい。8は前記絶縁物層7を適当な異方性エツチ
ング(Reactive IonEtching、
Ion Beam Etching、Reactive
Ion BeamE tching等)によって丁
度絶縁物層7の膜−厚部だげエツチングしたときに生ず
る段差部でのエツチング残部分である。In FIGS. 2(a) to 2(,), the same reference numerals as in FIG. The interlayer insulating layer 4 may be the same or different from the interlayer insulating layer 4 in terms of material. 8, the insulating layer 7 is subjected to appropriate anisotropic etching (Reactive Ion Etching).
Ion Beam Etching, Reactive
This is the remaining etching portion at the stepped portion that is generated when the thick portion of the insulating layer 7 is etched using ion beam etching (ion beam etching, etc.).
次にこの発明の製造方法について説明する。まず第2図
(a)のように、半導体基板1上に絶縁層2Y形成し、
この絶縁層2上に形成された第1の配線層3の上に第2
の配線層5を重ねるとき、直ちに層間絶縁層4を形成し
ないで、まず第2図(blのよ5に−たん絶縁物層7を
形成する。この絶縁物層Tの材質は、CVDによる5i
02であってもプラズマCVDによるシリコン窒化膜で
あっても、あるいはそれらの複合物であってもかまわな
い。Next, the manufacturing method of this invention will be explained. First, as shown in FIG. 2(a), an insulating layer 2Y is formed on the semiconductor substrate 1,
A second wiring layer 3 is formed on the first wiring layer 3 formed on the insulating layer 2.
When overlapping the wiring layer 5, the interlayer insulating layer 4 is not immediately formed, but the insulating layer 7 is first formed as shown in FIG.
02, a silicon nitride film formed by plasma CVD, or a composite thereof.
しかる後、第1の配線層3の上に形成した絶縁物層7を
、例えば平行平板型のプラズマエンチャーのような異方
性を持つ方式でエツチング除去する。Thereafter, the insulating layer 7 formed on the first wiring layer 3 is removed by etching using an anisotropic method such as a parallel plate plasma encher.
この時、エツチング量を丁度絶縁物層7の厚さにはy等
しい程度に選ぶと、段差部分の絶縁物層Iは半導体基板
1の表面に垂直な方向に見た厚さが厚くなっているため
、第2図(C)のように段差部に絶縁物が取り残され、
エツチング残部分8が形成されることになる。第2図(
C)に示したように、エツチング残部分8の側面断面は
必ず丸味を帯びた三角形状になるが、これは第2図(b
)に対して半導体基板1表面に垂直な方向に異方性を持
つエツチングを施した場合の当然の結果として理解され
る。At this time, if the etching amount is selected to be exactly y equal to the thickness of the insulating layer 7, the thickness of the insulating layer I at the stepped portion becomes thicker when viewed in the direction perpendicular to the surface of the semiconductor substrate 1. Therefore, as shown in Figure 2 (C), insulators are left behind at the stepped portions.
A remaining etching portion 8 will be formed. Figure 2 (
As shown in Fig. 2(b), the side cross section of the remaining etched portion 8 always has a rounded triangular shape.
) is understood as a natural result when anisotropic etching is performed in a direction perpendicular to the surface of the semiconductor substrate 1.
さて、このようにして側面に、まず絶縁物であるエツチ
ング残部分8を形成しておいた上で、第2図(d)のよ
うに層間絶縁層4を形成すると、この場合は段差部でも
垂直に近いような急なステップは生じない。そのため層
間絶縁層4上に第2図(e)のように第2の配線層5を
形成すれば、従来法に見られるような段差部のくびれは
な(なり、断線故障の生じにくい第2の配線層5が形成
できるように〜なる。また、このように段差部で滑らか
に推移している第2の配線層5では、そのエツチングに
異方性エツチングを使っても、従来法に見られるような
配線間の短絡は生じな(なる。Now, if the etched remaining portion 8, which is an insulator, is first formed on the side surface in this way, and then the interlayer insulating layer 4 is formed as shown in FIG. There are no steep, near-vertical steps. Therefore, if the second wiring layer 5 is formed on the interlayer insulating layer 4 as shown in FIG. In addition, in the second wiring layer 5, which has a smooth transition in the stepped portion, even if anisotropic etching is used for etching, it is possible to form a wiring layer 5 that is similar to the conventional method. Short circuits between wires that would otherwise occur will not occur.
なお、上記実施例では、第1の配線層3上に第2の配線
層5を形成する場合について述べたが、段差部を持つ面
上に層間絶縁層4を形成し、さらに次の配線層を形成す
るあらゆる場合に、この発明による方法が有効であるこ
とはいうまでもない。In the above embodiment, the case where the second wiring layer 5 is formed on the first wiring layer 3 has been described, but the interlayer insulating layer 4 is formed on the surface having the stepped portion, and then the next wiring layer is formed. It goes without saying that the method according to the present invention is effective in all cases of forming.
また、上記実施例では、第2図(c)のように第1の配
線層3の側面に絶縁物層7のエツチング残部分8を残す
例について述べたが、逆に第1の配線層3と同様の導電
材料を残すようにしても全く同じ効果が得られることは
この発明の主旨からいっても明らかである。また、上記
平坦化操作は必要に応じて、2回以上繰り返してよいこ
ともいうまでもない。Further, in the above embodiment, an example was described in which the etched portion 8 of the insulating layer 7 is left on the side surface of the first wiring layer 3 as shown in FIG. It is clear from the gist of the present invention that the same effect can be obtained even if the same conductive material is left. Furthermore, it goes without saying that the above flattening operation may be repeated two or more times as necessary.
以上説明したように、この発明は第1の配線層の側面の
みに異方性エツチングによって絶縁層あるいは導電層の
エツチング残部分を形成するようにしたので、その上に
形成する第2の配線層が段差部でくびれを生じることが
なくなり、極めて信頼性の高い半導体装置の製造方法が
得られる利点がある。As explained above, in this invention, the etched portion of the insulating layer or the conductive layer is formed only on the side surface of the first wiring layer by anisotropic etching, so that the second wiring layer formed thereon is This has the advantage that constrictions do not occur at stepped portions, and an extremely reliable method of manufacturing a semiconductor device can be obtained.
第1図(a)〜(c)は従来の多層配線層の形成方法を
示す断面側面図、第2図(a)〜(e)はこの発明の一
実施例による多層配線層の形成方法を示す断面側面図で
ある。
図中、1は半導体基板、2は絶縁層、3は第1の配線層
、4は層間絶縁層、5は第2の配線層、Tは絶縁物層、
8はエツチング残部分である。なお、図中の同一符号は
同一または相当部分を示す。
第1図
第2図1(a) to 1(c) are cross-sectional side views showing a conventional method for forming a multilayer wiring layer, and FIGS. 2(a) to 2(e) show a method for forming a multilayer wiring layer according to an embodiment of the present invention. FIG. In the figure, 1 is a semiconductor substrate, 2 is an insulating layer, 3 is a first wiring layer, 4 is an interlayer insulating layer, 5 is a second wiring layer, T is an insulating layer,
8 is the remaining portion after etching. Note that the same reference numerals in the figures indicate the same or corresponding parts. Figure 1 Figure 2
Claims (1)
うように全面に絶縁層または導電層を形成し、前記絶縁
層または導電層を異方性エツチングして、前記第1の配
線層の側面に滑らかなこう配を持つエツチング残部分を
形成した後、全面に眉間絶縁層を形成し、さらにその上
に第2の配線層を形成する工程を含むことを特徴とする
半導体装置の製造方法。An insulating layer or a conductive layer is formed on the entire surface so as to cover a first wiring layer formed on an insulating layer on a semiconductor substrate, and the insulating layer or conductive layer is anisotropically etched to form the first wiring layer. Manufacturing of a semiconductor device comprising the steps of forming an etching residue having a smooth gradient on the side surface of the layer, forming a glabella insulating layer on the entire surface, and further forming a second wiring layer thereon. Method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3611183A JPS59161050A (en) | 1983-03-03 | 1983-03-03 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP3611183A JPS59161050A (en) | 1983-03-03 | 1983-03-03 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59161050A true JPS59161050A (en) | 1984-09-11 |
Family
ID=12460656
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3611183A Pending JPS59161050A (en) | 1983-03-03 | 1983-03-03 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59161050A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6386453A (en) * | 1986-09-29 | 1988-04-16 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5737853A (en) * | 1980-08-18 | 1982-03-02 | Toshiba Corp | Forming method for multilayer thin-film |
-
1983
- 1983-03-03 JP JP3611183A patent/JPS59161050A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5737853A (en) * | 1980-08-18 | 1982-03-02 | Toshiba Corp | Forming method for multilayer thin-film |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6386453A (en) * | 1986-09-29 | 1988-04-16 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
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