JPH08316310A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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Publication number
JPH08316310A
JPH08316310A JP11540095A JP11540095A JPH08316310A JP H08316310 A JPH08316310 A JP H08316310A JP 11540095 A JP11540095 A JP 11540095A JP 11540095 A JP11540095 A JP 11540095A JP H08316310 A JPH08316310 A JP H08316310A
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JP
Japan
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pattern
interlayer insulating
insulating film
contact hole
conductive pattern
Prior art date
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Pending
Application number
JP11540095A
Other languages
Japanese (ja)
Inventor
Akira Mizumura
章 水村
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Sony Corp
Original Assignee
Sony Corp
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Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Publication of JPH08316310A publication Critical patent/JPH08316310A/en
Pending legal-status Critical Current

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Abstract

PURPOSE: To provide a method for manufacturing a semiconductor device which forms a contact hole reaching each layer without forming an isolated pattern in an intermediate layer. CONSTITUTION: The first interlayer insulation film 13 is formed on a substrate 11 on which the first conductive pattern 12a is formed. After the second conductive pattern 15a consisting of a metal group material and a protection pattern 16a consisting of a silicon nitride system film material, on the top face of the pattern 15a, are formed on the first interlayer insulation film 13, the second interlayer insulation film 17 is so formed on the first interlayer insulation film 13 as to cover the second conductive pattern 15a and the protection pattern 16a. A resist pattern 18 is formed on the second interlayer insulation film 17, and then, by etching the first interlayer insulation film 13 and the second interlayer insulation film 17 with the pattern 18 as a mask, the first contact hole 17a reaching the protection pattern 16a and the second contact hole 17b reaching the first conductive pattern 12a are formed. The protection pattern 16a on the bottom of the first contact hole 17a is removed by etching.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特には多層配線構造を有する半導体装置の製造
方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a multilayer wiring structure.

【0002】[0002]

【従来の技術】多層配線構造を有する半導体装置の製造
工程では、以下のようにして下層配線に接続するコンタ
クトホールと中間層配線に接続するコンタクトホールと
を形成している。
2. Description of the Related Art In a manufacturing process of a semiconductor device having a multilayer wiring structure, a contact hole connected to a lower layer wiring and a contact hole connected to an intermediate layer wiring are formed as follows.

【0003】先ず、図4(1)に示すように、基板31
上の下層配線32を覆う第1層間絶縁膜33に、下層配
線32に接続するコンタクトホール33aを形成してこ
の内部をプラグ34で埋め込む。次に、図4(2)に示
すように、第1層間絶縁膜33上に成膜した配線層をエ
ッチング加工して、中間層配線35aとプラグ34にの
み接続する孤立パターン35bとを形成する。その後、
中間層配線35aと孤立パターン35bとを覆う状態で
第1層間絶縁膜33上に第2層間絶縁膜36を成膜す
る。次いで、レジストパターン37をマスクにした第2
層間絶縁膜のエッチングによって中間層配線35aに達
する第1コンタクトホール36aと孤立パターン35b
に接続する第2コンタクトホール36bとを形成する。
その後、図4(3)に示すように、第1コンタクトホー
ル36a及び第2コンタクトホール36b内をプラグ3
8で埋め込み、第2層間絶縁膜36上に各プラグ38に
接続する上層配線39を形成する。
First, as shown in FIG. 4A, a substrate 31
A contact hole 33 a connecting to the lower layer wiring 32 is formed in the first interlayer insulating film 33 covering the upper lower layer wiring 32, and the inside thereof is filled with a plug 34. Next, as shown in FIG. 4B, the wiring layer formed on the first interlayer insulating film 33 is etched to form the intermediate layer wiring 35a and the isolated pattern 35b connected only to the plug 34. . afterwards,
A second interlayer insulating film 36 is formed on the first interlayer insulating film 33 in a state of covering the intermediate layer wiring 35a and the isolated pattern 35b. Then, the second using the resist pattern 37 as a mask
The first contact hole 36a reaching the intermediate wiring 35a and the isolated pattern 35b by etching the interlayer insulating film.
And a second contact hole 36b connected to.
Then, as shown in FIG. 4C, the plug 3 is formed in the first contact hole 36a and the second contact hole 36b.
8, the upper wiring 39 connected to each plug 38 is formed on the second interlayer insulating film 36.

【0004】上記半導体装置の製造方法では、孤立パタ
ーン35bとプラグ34とを介して下層配線32に接続
する第2コンタクトホール36bを形成するようにした
ことで、第1コンタクトホール36a及び第2コンタク
トホール36bを形成する際のエッチング深さが一定に
なる。このため、中間層配線35aの過剰なオーバーエ
ッチングが防止され、中間層配線35aの構成物とレジ
ストパターン37の構成物とからなる絶縁性のエッチン
グ生成物の生成がエッチング側壁に付着してコンタクト
不良を発生させることを防止できる。
In the method of manufacturing a semiconductor device, the second contact hole 36b connected to the lower layer wiring 32 via the isolated pattern 35b and the plug 34 is formed, so that the first contact hole 36a and the second contact hole 36a are formed. The etching depth when forming the holes 36b becomes constant. Therefore, excessive over-etching of the intermediate layer wiring 35a is prevented, and an insulating etching product composed of the constituents of the intermediate layer wiring 35a and the resist pattern 37 adheres to the etching sidewall to cause contact failure. Can be prevented.

【0005】[0005]

【発明が解決しようとする課題】しかし、上記半導体装
置の製造方法には、以下のような課題があった。すなわ
ち、半導体装置の高集積化と高機能化に伴い、半導体装
置を構成する各パターンの微細化が進行している。そし
て、中間層配線に接続せずに単独で形成される上記孤立
パターンの微細化が進行すると、当該孤立パターンを形
成するためのエッチングマスクになるレジストパターン
の底面積も小さくなり、当該レジストパターンが倒れ易
くなる。
However, the above-mentioned method of manufacturing a semiconductor device has the following problems. That is, as the degree of integration and functionality of semiconductor devices increases, the miniaturization of each pattern forming the semiconductor device is progressing. Then, as the miniaturization of the isolated pattern that is independently formed without connecting to the intermediate layer wiring progresses, the bottom area of the resist pattern that serves as an etching mask for forming the isolated pattern also decreases, and the resist pattern becomes It easily falls.

【0006】また、上記半導体装置の高集積化の進展に
よってさらに多層化を進める場合、中間層が増加するこ
とによって各中間層に配置される孤立パターン数も増加
する。しかし、上記孤立パターンは、プラグの形成位置
に対する当該孤立パターン自身の合わせずれや、当該孤
立パターンに対する第2コンタクトホールの合わせずれ
を考慮したパターン幅で形成する必要があり、コンタク
トホールの開口幅よりも大きいパターン幅で形成する必
要がある。したがって、図4(3)に示すように、孤立
パターン35bと同じようにして第1層間絶縁膜33上
に形成される中間層配線35aのピッチW3 も広げる必
要があり、半導体装置の集積度の向上を妨げる要因にな
っている。
Further, when the number of isolated patterns arranged in each intermediate layer increases as the number of intermediate layers increases when the number of layers increases as the integration of the semiconductor device increases. However, it is necessary to form the isolated pattern with a pattern width that considers misalignment of the isolated pattern itself with respect to the formation position of the plug and misalignment of the second contact hole with the isolated pattern. Also needs to be formed with a large pattern width. Therefore, as shown in FIG. 4C, it is necessary to widen the pitch W 3 of the intermediate wiring 35a formed on the first interlayer insulating film 33 in the same manner as the isolated pattern 35b, and the integration degree of the semiconductor device is increased. Has become a factor that hinders the improvement of.

【0007】さらに、周囲と孤立した状態で形成される
レジストパターンは、露光性及び現像性の問題から設計
よりも小さく形成される傾向にある。しかし、高集積化
の進展に伴い、各パターンの間隔は最小限に設定される
ため、上記露光性及び現像性に起因するレジストパター
ンの縮小化を考慮して設計値を大きくすることが難しく
なってきている。このような場合には、図4(2)に示
したように、孤立パターン35bもその設計パターン幅
3 よりも縮小され、当該孤立パターン35bがプラグ
34の形成位置からずれたり第2コンタクトホール36
bを形成する際の合わせずれを吸収できなくなる。これ
は、コンタクト不良の要因になる。
Further, the resist pattern formed in a state of being isolated from the surroundings tends to be formed smaller than the design due to problems of exposure property and developability. However, with the progress of high integration, the interval between each pattern is set to the minimum, and it is difficult to increase the design value in consideration of the reduction of the resist pattern due to the exposure property and the developability. Is coming. In such a case, as shown in FIG. 4B, the isolated pattern 35b is also made smaller than the design pattern width w 3 , and the isolated pattern 35b is displaced from the formation position of the plug 34 or the second contact hole. 36
It becomes impossible to absorb misalignment when forming b. This causes a contact failure.

【0008】そこで本発明は、中間層に孤立パターンを
形成することなく各層に達するコンタクトホールを形成
できる半導体装置の製造方法を提供することを目的とす
る。
Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device in which a contact hole reaching each layer can be formed without forming an isolated pattern in the intermediate layer.

【0009】[0009]

【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置の製造方法は、第1層間絶縁膜
とその上層の第2層間絶縁膜とに挟まれた金属系材料か
らなる第2導電パターン上に窒化シリコン系膜材料から
なる保護パターンを形成しておく。そして、第2層間絶
縁膜のエッチングによって上記保護パターンに達する第
1コンタクトホールを形成すると共に、第2層間絶縁膜
及び第1層間絶縁膜のエッチングによって上記第1導電
パターンに達する第2コンタクトホールを形成する。次
いで、第1コンタクトホール底面の保護パターンをエッ
チングによって除去し、第2導電パターンを露出させ
る。
A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises a method of forming a metal-based material sandwiched between a first interlayer insulating film and a second interlayer insulating film above the first interlayer insulating film. A protective pattern made of a silicon nitride film material is formed on the second conductive pattern. A first contact hole reaching the protection pattern is formed by etching the second interlayer insulating film, and a second contact hole reaching the first conductive pattern is formed by etching the second interlayer insulating film and the first interlayer insulating film. Form. Then, the protective pattern on the bottom surface of the first contact hole is removed by etching to expose the second conductive pattern.

【0010】[0010]

【作用】上記半導体装置の製造方法によれば、第2導電
パターン上に窒化シリコン系膜材料からなる保護パター
ンを形成することによって、第1コンタクトホールと第
2コンタクトホールとを形成する際の第1層間絶縁膜及
び第2層間絶縁膜のエッチングでは当該保護パターンが
第2導電パターンのエッチングマスクになる。このた
め、第1コンタクトホールの底面の第2導電パターンを
エッチングすることなく第2コンタクトホールの底面で
は第1導電パターンにまでエッチングが進む。その後、
第1コンタクトホール底面の保護パターンをエッチング
によって除去することで、第2導電パターンに達する第
1コンタクトホールと第1導電パターンに達する第2コ
ンタクトホールとが形成される。
According to the method of manufacturing a semiconductor device described above, a protective pattern made of a silicon nitride based film material is formed on the second conductive pattern, so that the first contact hole and the second contact hole are formed. In the etching of the first interlayer insulating film and the second interlayer insulating film, the protective pattern serves as an etching mask for the second conductive pattern. Therefore, the etching proceeds to the first conductive pattern on the bottom surface of the second contact hole without etching the second conductive pattern on the bottom surface of the first contact hole. afterwards,
By removing the protective pattern on the bottom surface of the first contact hole by etching, a first contact hole reaching the second conductive pattern and a second contact hole reaching the first conductive pattern are formed.

【0011】[0011]

【実施例】以下、本発明の半導体装置の製造方法の実施
例を図面に基づいて説明する。図1(1)に示す第1工
程では、例えば表面が酸化シリコン膜で覆われた基板1
1上に、第1導電パターン12aを構成する金属系材料
層12としてアルミニウム系材料層とこの上層の窒化チ
タン層とをスパッタ成膜する。アルミニウム系材料層に
は、例えばアルミニウムやアルミニウム−シリコンやア
ルミニウム−銅等を用い、500〜1000nmの膜厚
に成膜する。また、窒化チタン層は、100nmの膜厚
に成膜する。この窒化チタン層は、リソグラフィー法に
よってアルミニウム系材料層上にレジストパターンを形
成する際に反射防止膜になる。上記金属系材料層12と
しては、上記の他にタングステン(W),銅(Cu)等
を用いても良い。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing a semiconductor device of the present invention will be described below with reference to the drawings. In the first step shown in FIG. 1A, for example, the substrate 1 whose surface is covered with a silicon oxide film is used.
An aluminum-based material layer as a metal-based material layer 12 forming the first conductive pattern 12a and a titanium nitride layer thereabove are sputter-deposited on the first layer. For the aluminum-based material layer, for example, aluminum, aluminum-silicon, aluminum-copper, or the like is used and is formed to a film thickness of 500 to 1000 nm. Further, the titanium nitride layer is formed to have a film thickness of 100 nm. This titanium nitride layer becomes an antireflection film when a resist pattern is formed on the aluminum-based material layer by the lithography method. As the metal-based material layer 12, other than the above, tungsten (W), copper (Cu), or the like may be used.

【0012】次いで、リソグラフィー方によってここで
は図示しないレジストパターンを金属系材料層12上に
形成し、当該レジストパターンをマスクにした反応性イ
オンエッチング(Reactive Ion Etching:以下RIEと
記す)によって金属系材料層12をパターニングする。
ここでは、例えば反応ガスにBCl3 /Cl2 を用いて
RIEを行う。これによって、基板11上に金属系材料
層12からなる第1導電パターン12aを形成する。こ
の第1導電パターン12aは、配線部分とこの一部の面
積を広く成形してなるコンタクト部分とからなる。
Next, a resist pattern (not shown here) is formed on the metal-based material layer 12 by a lithography method, and the metal-based material is subjected to reactive ion etching (Reactive Ion Etching: hereinafter referred to as RIE) using the resist pattern as a mask. The layer 12 is patterned.
Here, for example, RIE is performed using BCl 3 / Cl 2 as a reaction gas. As a result, the first conductive pattern 12a made of the metal-based material layer 12 is formed on the substrate 11. The first conductive pattern 12a includes a wiring portion and a contact portion formed by widening the area of this portion.

【0013】次に、例えばTEOS(tetraetoxysilan
e:(C2 5 O)4 Si)ガスを用いた化学的気相成
長(Chemical Vapor Deposition:以下CVDと記す)法
によって、第1導電パターン12aを埋め込む状態で基
板11上に酸化シリコンからなる第1層間絶縁膜13を
成膜する。この第1層間絶縁膜13は、例えば第1導電
パターン12a上で0.5〜1.0μmの膜厚に成膜す
る。
Next, for example, TEOS (tetraetoxysilan)
e: (C 2 H 5 O) 4 Si) by a chemical vapor deposition (Chemical Vapor Deposition: hereinafter referred to as CVD) method using silicon oxide on the substrate 11 with the first conductive pattern 12a embedded therein. A first interlayer insulating film 13 is formed. The first interlayer insulating film 13 is formed to have a film thickness of 0.5 to 1.0 μm on the first conductive pattern 12a, for example.

【0014】その後、ここでは図示しないレジストパタ
ーンをマスクにしたRIEによって、第1導電パターン
12aと次の工程で第1層間絶縁膜13上に形成する第
2導電パターンとを接続するコンタクトホール13a
を、第1層間絶縁膜13に形成する。そして、コンタク
トホール13a内を、例えばタングステン(W)からな
るプラグ14で埋め込む。
Thereafter, by RIE using a resist pattern (not shown) as a mask, a contact hole 13a for connecting the first conductive pattern 12a and the second conductive pattern formed on the first interlayer insulating film 13 in the next step.
Are formed on the first interlayer insulating film 13. Then, the contact hole 13a is filled with a plug 14 made of, for example, tungsten (W).

【0015】次に、図1(2)に示す第2工程では、第
1層間絶縁膜13上に第2導電パターン15aを構成す
る金属系材料層15を成膜する。この金属系材料層15
は、上記第1導電パターン12aと同様にアルミニウム
系材料層とこの上層の窒化チタン層との積層構造とす
る。次いで、金属系材料層15上に保護パターン16a
を構成する窒化シリコン系材料層16を成膜する。この
窒化シリコン系材料層16は、例えばプラズマCVD法
によって200nmの膜厚で成膜したプラズマ窒化シリ
コンを用いることとする。上記窒化シリコン系材料層1
6は、酸化窒化シリコンでも良い。また、窒化シリコン
系材料層16はの膜厚は、次の工程で第2層間絶縁膜1
7及び第1層間絶縁膜13をエッチングする際に、当該
窒化シリコン系材料層16からなる保護パターン16a
が除去されない膜厚にする。
Next, in the second step shown in FIG. 1B, the metal-based material layer 15 forming the second conductive pattern 15a is formed on the first interlayer insulating film 13. This metallic material layer 15
Has a laminated structure of an aluminum-based material layer and an upper titanium nitride layer, similar to the first conductive pattern 12a. Then, the protective pattern 16a is formed on the metal-based material layer 15.
The silicon nitride-based material layer 16 constituting the is formed. The silicon nitride-based material layer 16 is made of, for example, plasma silicon nitride having a film thickness of 200 nm formed by a plasma CVD method. The above silicon nitride-based material layer 1
6 may be silicon oxynitride. In addition, the film thickness of the silicon nitride-based material layer 16 will be changed in the next step to the second interlayer insulating film 1
7 and the first interlayer insulating film 13 are etched, the protective pattern 16a made of the silicon nitride material layer 16 is formed.
Is not removed.

【0016】その後、上記窒化シリコン系材料層16上
にここでは図示しないレジストパターンを形成し、当該
レジストパターンをマスクにしたRIEによって窒化シ
リコン系材料層16と金属系材料層15とをパターニン
グする。窒化シリコン層系材料層16のRIEは、例え
ば反応ガスにCHF3 /CF4 /Arを用いて行う。こ
れに続けて行う金属系材料層15のRIEには、上記第
1工程と同様の反応ガスを用いる。これによって、第1
層間絶縁膜13上に金属系材料層15からなる第2導電
パターン15aを形成し、当該第2導電パターン15a
上に窒化シリコン系材料層16からなる保護パターン1
6aを形成する。
After that, a resist pattern (not shown here) is formed on the silicon nitride material layer 16, and the silicon nitride material layer 16 and the metal material layer 15 are patterned by RIE using the resist pattern as a mask. The RIE of the silicon nitride layer-based material layer 16 is performed by using CHF 3 / CF 4 / Ar as a reaction gas, for example. For the subsequent RIE of the metal-based material layer 15, the same reaction gas as in the first step is used. By this, the first
A second conductive pattern 15a made of the metal-based material layer 15 is formed on the interlayer insulating film 13, and the second conductive pattern 15a is formed.
Protective pattern 1 made of silicon nitride-based material layer 16 on top
6a is formed.

【0017】上記第2導電パターン15aは、配線部分
とこの一部の面積を広く成形してなるコンタクト部分と
からなり、コンタクト部分のうちの一は第1層間絶縁膜
13内に形成したプラグ14に接続するように形成され
る。尚、この第2導電パターン15aには、上記コンタ
クト部分のみの孤立パターンは形成しない。
The second conductive pattern 15a is composed of a wiring portion and a contact portion formed by widening the area of this portion. One of the contact portions is the plug 14 formed in the first interlayer insulating film 13. Is formed to connect to. It should be noted that the second conductive pattern 15a is not formed with an isolated pattern of only the contact portion.

【0018】次に、例えばTEOS−CVD法によっ
て、第2導電パターン15aと保護パターン16aとを
埋め込む状態で第1層間絶縁膜13上に酸化シリコンか
らなる第2層間絶縁膜17を成膜する。この第1層間絶
縁膜13は、例えば第2導電パターン15a上で0.5
〜1.0μmの膜厚に成膜する。
Next, a second interlayer insulating film 17 made of silicon oxide is formed on the first interlayer insulating film 13 by the TEOS-CVD method, for example, with the second conductive pattern 15a and the protective pattern 16a being embedded. The first interlayer insulating film 13 is, for example, 0.5 on the second conductive pattern 15a.
The film is formed to a film thickness of ˜1.0 μm.

【0019】その後、図1(3)に示す第3工程では、
リソグラフィー法によって第2層間絶縁膜17上にレジ
ストパターン18を形成する。次いで、上記レジストパ
ターン18をマスクにしたRIEによって、第2層間絶
縁膜17のみをエッチングして第2導電パターン15a
上の保護パターン16aに達する第1コンタクトホール
17aを形成すると共に、第2層間絶縁膜17及び第1
層間絶縁膜13をエッチングして第1導電パターン12
aに達する第2コンタクトホール17bを形成する。
Thereafter, in the third step shown in FIG. 1 (3),
A resist pattern 18 is formed on the second interlayer insulating film 17 by the lithography method. Then, only the second interlayer insulating film 17 is etched by RIE using the resist pattern 18 as a mask to remove the second conductive pattern 15a.
The first contact hole 17a reaching the upper protective pattern 16a is formed, and the second interlayer insulating film 17 and the first contact hole 17a are formed.
The interlayer insulating film 13 is etched to etch the first conductive pattern 12
A second contact hole 17b reaching a is formed.

【0020】上記RIEでは、第1層間絶縁膜13及び
第2層間絶縁膜17と保護パターン16aとのエッチン
グ選択比が10程度取れるように、例えば反応ガスにC
4 8 /CO/Arを用いる。これによって、第1コン
タクトホール17aの底部に保護パターン16aが露出
するまでエッチングが進行した後には、当該保護パター
ン16aが第1コンタクトホール17a底部のエッチン
グマスクになる。一方、第2コンタクトホール17bの
底部では、第2層間絶縁膜17と第1層間絶縁膜13と
のエッチングが進み、第1導電パターン12aが露出す
る。
In the above RIE, the first interlayer insulating film 13 and
Etching between the second interlayer insulating film 17 and the protective pattern 16a
The reaction gas has C
FourF 8/ CO / Ar is used. As a result,
The protective pattern 16a is exposed at the bottom of the tact hole 17a.
After the etching progresses until the
Etch 16a is the bottom of the first contact hole 17a
Become a gumask. On the other hand, the second contact hole 17b
At the bottom, the second interlayer insulating film 17 and the first interlayer insulating film 13
Etching progresses to expose the first conductive pattern 12a
It

【0021】次に、反応ガスにCHF3 /CF4 /Ar
を用いたRIEによって、第1コンタクトホール17a
の底部に露出している窒化シリコンからなる保護パター
ン16a部分を除去し、第1コンタクトホール17aの
底部に第2導電パターン15aを露出させる。ここで
は、第2コンタクトホール17bの底部の第1導電パタ
ーン12aがエッチングされるが、保護パターン16a
を構成する窒化シリコンに対して第1導電パターン12
a表面の窒化チタンのエッチングレートが低い。このた
め、この窒化チタン層が第1導電パターン12aのエッ
チングマスクになる。その後、第2層間絶縁膜17上の
レジストパターン(18)を除去する。
Next, CHF 3 / CF 4 / Ar is added to the reaction gas.
By RIE using the first contact hole 17a
The portion of the protection pattern 16a made of silicon nitride exposed at the bottom of the first contact hole 17a is removed, and the second conductive pattern 15a is exposed at the bottom of the first contact hole 17a. Here, the first conductive pattern 12a at the bottom of the second contact hole 17b is etched, but the protective pattern 16a
The first conductive pattern 12 with respect to the silicon nitride constituting the
The etching rate of titanium nitride on the surface a is low. Therefore, this titanium nitride layer serves as an etching mask for the first conductive pattern 12a. After that, the resist pattern (18) on the second interlayer insulating film 17 is removed.

【0022】上記のようにして第2導電パターン15a
に達する第1コンタクトホール17aと第1導電パター
ン12aに達する第2コンタクトホール17bとを形成
した後、図2に示すように、第1コンタクトホール17
a及び第2コンタクトホール17b内をタングステン
(W)からなるプラグ19で埋め込む。その後、第2層
間絶縁膜17上に、第1導電パターン12a及び第2導
電パターン15aと同様のアルミニウム系材料層と窒化
チタン層との積層構造からなる第3導電パターン20を
形成する。この第3導電パターン20は、配線部分とこ
の一部の面積を広く成形してなるコンタクト部分とから
なり、各コンタクト部分は第2層間絶縁膜17内に形成
したプラグ19に接続するように形成される。これによ
って、3層の配線構造を有する半導体装置を形成する。
As described above, the second conductive pattern 15a
After forming the first contact hole 17a reaching the first contact pattern 17a and the second contact hole 17b reaching the first conductive pattern 12a, as shown in FIG.
The plug 19 made of tungsten (W) fills the inside of the a and the second contact hole 17b. Then, the third conductive pattern 20 having a laminated structure of an aluminum-based material layer and a titanium nitride layer similar to the first conductive pattern 12a and the second conductive pattern 15a is formed on the second interlayer insulating film 17. The third conductive pattern 20 is composed of a wiring portion and a contact portion formed by widening the area of this portion, and each contact portion is formed so as to be connected to the plug 19 formed in the second interlayer insulating film 17. To be done. As a result, a semiconductor device having a three-layer wiring structure is formed.

【0023】上記半導体装置の製造方法では、レジスト
パターン18をマスクにしたエッチングの際に、保護パ
ターン16aが第2導電パターン15aのエッチングマ
スクになり、第2導電パターン15aをオーバーエッチ
ングすることなく第1導電パターン12aにまでエッチ
ングを進めるとができる。このため、第2導電パターン
15aを構成する金属系材料のエッチング化合物を形成
することなく、第1コンタクトホール17aと当該第1
コンタクトホール17aよりも深い第2コンタクトホー
ル17bとを一度のエッチングで形成することが可能に
なる。
In the method of manufacturing a semiconductor device described above, the protective pattern 16a serves as an etching mask for the second conductive pattern 15a during etching using the resist pattern 18 as a mask, and thus the second conductive pattern 15a is not overetched before being etched. The etching can proceed to the one conductive pattern 12a. Therefore, the first contact hole 17a and the first contact hole 17a can be formed without forming an etching compound of a metal-based material forming the second conductive pattern 15a.
The second contact hole 17b, which is deeper than the contact hole 17a, can be formed by one etching.

【0024】したがって、第1層間絶縁膜13上に上下
層のプラグにのみ接続する孤立パターンを形成する必要
はない。これによって、孤立パターンを形成する際にマ
スクとなる孤立したレジストパターンを形成する必要が
なくなり、レジストパターン倒れを防止することが可能
になる。また、孤立パターンが設計値に対してずれるこ
とによるコンタクト不良を防止することができる。さら
に、第1層間絶縁膜13と第2層間絶縁膜17との間に
孤立パターンを形成する場合と比較して、図3に示すよ
うに第2導電パターン15a間のピッチW 1 を狭めるこ
とが可能になる。
Therefore, the upper and lower layers are formed on the first interlayer insulating film 13.
Need to form isolated patterns that connect only to layer plugs
There is no. This allows the mask to be used when forming an isolated pattern.
It is necessary to form an isolated resist pattern
It is possible to prevent collapse of the resist pattern
become. In addition, the isolated pattern may shift from the design value.
It is possible to prevent contact failure due to Further
Between the first interlayer insulating film 13 and the second interlayer insulating film 17
Compared to the case of forming an isolated pattern, it is shown in FIG.
The pitch W between the second conductive patterns 15a 1Narrowing down
And become possible.

【0025】尚、上記実施例では、金属系材料層12を
エッチングして第1導電パターン12aを形成するよう
にした。しかし、当該第1導電パターン12aは、半導
体材料からなる基板11の表面側に不純物を導入してな
る拡散層でも良い。また、上記実施例では、層間絶縁膜
に挟まれる中間層の導電パターンを第2導電パターンの
みの1層にした。しかし、上記中間層の導電パターンが
2層以上の複数層であっても、上記実施例と同様の効果
が得られる。
In the above embodiment, the metal-based material layer 12 is etched to form the first conductive pattern 12a. However, the first conductive pattern 12a may be a diffusion layer formed by introducing impurities into the surface side of the substrate 11 made of a semiconductor material. Further, in the above-described embodiment, the conductive pattern of the intermediate layer sandwiched between the interlayer insulating films is a single layer including only the second conductive pattern. However, even if the conductive pattern of the intermediate layer is a plurality of layers of two or more layers, the same effect as in the above embodiment can be obtained.

【0026】[0026]

【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、第1層間絶縁膜とこの上層の第2
層間絶縁膜とに挟まれた第2導電パターン上にエッチン
グマスクになる窒化シリコン系膜材料からなる保護パタ
ーンを形成することによって、第2導電パターンをエッ
チングすることなく当該保護パターンに達する第1コン
タクトホールと第1層間絶縁膜下の第1導電パターンに
達する第2コンタクトホールとを形成することが可能に
なる。そして、上記エッチングの後に第2導電パターン
上の保護パターンを除去することで、第1層間絶縁膜上
に孤立パターンを形成することなく、第2導電パターン
に達する第1コンタクトホールと上記第2コンタクトホ
ールとを形成することができる。したがって、第1層間
絶縁膜における第2導電パターンのレイアウト面積を広
げて半導体装置の集積度の向上を図ることが可能にな
る。また、孤立パターン形成のためのマスクとなる孤立
したレジストパターンの倒れを防止できることと、孤立
パターンの形成が設計値とずれることによるコンタクト
抵抗の増加を防止できることから、半導体装置の信頼性
の向上を図ることが可能になる。
As described above, according to the method of manufacturing a semiconductor device of the present invention, the first interlayer insulating film and the second upper layer is formed.
A first contact reaching the protection pattern without etching the second conductive pattern by forming a protection pattern made of a silicon nitride-based film material serving as an etching mask on the second conductive pattern sandwiched by the interlayer insulating film. It becomes possible to form a hole and a second contact hole reaching the first conductive pattern below the first interlayer insulating film. Then, by removing the protective pattern on the second conductive pattern after the etching, the first contact hole reaching the second conductive pattern and the second contact can be formed without forming an isolated pattern on the first interlayer insulating film. Holes can be formed. Therefore, the layout area of the second conductive pattern in the first interlayer insulating film can be increased to improve the degree of integration of the semiconductor device. Further, it is possible to prevent the collapse of an isolated resist pattern that serves as a mask for forming an isolated pattern and to prevent an increase in contact resistance due to the deviation of the formation of the isolated pattern from the design value, thus improving the reliability of the semiconductor device. It becomes possible to plan.

【図面の簡単な説明】[Brief description of drawings]

【図1】実施例を説明する第1図である。FIG. 1 is a first diagram illustrating an embodiment.

【図2】実施例を説明する第2図である。FIG. 2 is a second diagram illustrating an example.

【図3】実施例の効果を説明する図である。FIG. 3 is a diagram illustrating an effect of the embodiment.

【図4】従来例を説明する図である。FIG. 4 is a diagram illustrating a conventional example.

【符号の説明】[Explanation of symbols]

11 基板 12a 第1導電パ
ターン 13 第1層間絶縁膜 15a 第2導電パ
ターン 16a 保護パターン 17 第2層間絶縁
膜 17a 第1コンタクトホール 17b 第2コンタ
クトホール
Reference Signs List 11 substrate 12a first conductive pattern 13 first interlayer insulating film 15a second conductive pattern 16a protective pattern 17 second interlayer insulating film 17a first contact hole 17b second contact hole

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 第1導電パターンが形成された基板上に
第1層間絶縁膜を成膜する第1工程と、 前記第1層間絶縁膜上に金属系材料からなる第2導電パ
ターンと当該第2導電パターン上の窒化シリコン系膜材
料からなる保護パターンとを形成した後、前記第2導電
パターンと前記保護パターンとを覆う状態で前記第1層
間絶縁膜上に第2層間絶縁膜を成膜する第2工程と、 前記第2層間絶縁膜のエッチングによって前記保護パタ
ーンに達する第1コンタクトホールを形成すると共に、
前記第2層間絶縁膜及び前記第1層間絶縁膜のエッチン
グによって前記第1導電パターンに達する第2コンタク
トホールを形成する第3工程と、 前記第1コンタクトホールに底面に露出する前記保護パ
ターンをエッチングによって除去する第4工程と、を備
えたことを特徴とする半導体装置の製造方法。
1. A first step of forming a first interlayer insulating film on a substrate on which a first conductive pattern is formed, a second conductive pattern made of a metal-based material on the first interlayer insulating film, and the first step. After forming a protective pattern made of a silicon nitride-based film material on the second conductive pattern, a second interlayer insulating film is formed on the first interlayer insulating film in a state of covering the second conductive pattern and the protective pattern. And a first contact hole reaching the protection pattern by etching the second interlayer insulating film, and
A third step of forming a second contact hole reaching the first conductive pattern by etching the second interlayer insulating film and the first interlayer insulating film; and etching the protective pattern exposed on the bottom surface of the first contact hole. And a fourth step of removing by means of a method of manufacturing a semiconductor device.
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