JPS59158564A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ショットキ型電界効果トランジスタ、特に
ドレイン耐圧が高く、信頼性に優れｆｃショットキ型電
界効果トランソスタの製造方法に関する。
ドレイン耐圧が高く、信頼性に優れｆｃショットキ型電
界効果トランソスタの製造方法に関する。
近年、化合物半導体全使用した電界効果トランジスタの
開発は、プロセス技術の進歩に伴って著しく進展し、例
えば砒化ガリウム（ Ｇ’ａＡｓ ）を用いたショット
キ型電界効果トランジスタ（ ＭＥＳＦＥＴ ）に於い
て、低雑音用は周波数１２ＧＨｚで雑音指数１．３ｄＢ
，電力用は周波数８ ＧＨｚで出力２０Ｗが得られてい
る。ところで、上記のようなＭＥＳＦＥＴ に於いて
、素子性能及び信頼性の向上を図る要素としてドレイン
耐圧の向上が重要である。ドレイン耐圧は、オーム性接
触層に高濃度層を設けることによって向上させることが
できる。以下に従来のＭＥＳＦＥＴの製造方法を述べる
。
開発は、プロセス技術の進歩に伴って著しく進展し、例
えば砒化ガリウム（ Ｇ’ａＡｓ ）を用いたショット
キ型電界効果トランジスタ（ ＭＥＳＦＥＴ ）に於い
て、低雑音用は周波数１２ＧＨｚで雑音指数１．３ｄＢ
，電力用は周波数８ ＧＨｚで出力２０Ｗが得られてい
る。ところで、上記のようなＭＥＳＦＥＴ に於いて
、素子性能及び信頼性の向上を図る要素としてドレイン
耐圧の向上が重要である。ドレイン耐圧は、オーム性接
触層に高濃度層を設けることによって向上させることが
できる。以下に従来のＭＥＳＦＥＴの製造方法を述べる
。
即ち、第１図（イ）に示すように、丑ずＧａ Ａ ｓ半
絶縁性基板１０上に形成された動作層１１上にオ−ム性
接触層（Ｎ層）１２をエビタギシャル成長させる。次に
、Ｎ Ｉ樫１２上に写真食刻法によりソース、ドレイン
電極のパターニングを行い、ソース、ドレイン耐圧と１
７で例えケ金デルマニウム（’ＡｕＧｅ）を落着する、
トに因子リフトオフを行い、最後に熱処理全温度４．５
（”１℃で施して鯨１図（ロ）のソース電極１３、ドレ
イン電極１５全設ける。次に写真食刻法によりケ゛−１
・領域のパターニングを行いＮ １ｍ １２、動作層１
１の順にエツチングし、第１図（ロ）のりセス構造全形
成する。
絶縁性基板１０上に形成された動作層１１上にオ−ム性
接触層（Ｎ層）１２をエビタギシャル成長させる。次に
、Ｎ Ｉ樫１２上に写真食刻法によりソース、ドレイン
電極のパターニングを行い、ソース、ドレイン耐圧と１
７で例えケ金デルマニウム（’ＡｕＧｅ）を落着する、
トに因子リフトオフを行い、最後に熱処理全温度４．５
（”１℃で施して鯨１図（ロ）のソース電極１３、ドレ
イン電極１５全設ける。次に写真食刻法によりケ゛−１
・領域のパターニングを行いＮ １ｍ １２、動作層１
１の順にエツチングし、第１図（ロ）のりセス構造全形
成する。
次いでケ゛−ト金属例えばアルミニウム（Ａｌｅ蒸着し
て第１図（ロ）に示すゲート電極１４を形成する。類１
図（・→はＮ層の電子濃度分布である。
て第１図（ロ）に示すゲート電極１４を形成する。類１
図（・→はＮ層の電子濃度分布である。
このよつにして祷られたＭＥＳＦＥＴのドレイン耐圧の
度数分布け、第１図に）に示すように５０個の素子を測
定して４０〜４５Ｖの範囲の値である。ドレイン耐圧は
第２図に示す宋１路を用いで測定した。
度数分布け、第１図に）に示すように５０個の素子を測
定して４０〜４５Ｖの範囲の値である。ドレイン耐圧は
第２図に示す宋１路を用いで測定した。
この測定は、電界効果トランジスタ（ＦＥＴ ）のゲー
ト電極に、直流電源Ｅより抵抗Ｒを介して負のバイ丁亥
を加えた状態でドレイン電極に、４ ルス発生５ＰＯカ
Ｃ−ｒ 正のパルスを・平ルス幅０１μＢ、ｄｕｔｙＯ
，０１％で６加し、ドレイン電極にオシロヌコ−７°（
Ｏ３）を接続してＦＥＴの破壊電圧を調べる方法を用い
７ケ。ＦＥＴのソース電極は接地される。しかしながら
、エピタキシャル成長法を用いてＮ餞を形成する場合に
は以下に記す欠点がある。−まず第１に例えばガリウム
（Ｇａ ）、三塩化砒素（ＡＳＣ１３）等の材料費が高
価である。第２に装置の関係上−回に成長可能な基板枚
数が限られるため、葉産性に欠ける。第３にＮ＋層成長
而面が大きくなるにつれて電子濃度及び厚さにバラツキ
を生じ易く均一性が低下する。このよう・な欠点を兄服
するためイオン注入法によりＮ層−１層を形成すること
が注目され開発されている。
ト電極に、直流電源Ｅより抵抗Ｒを介して負のバイ丁亥
を加えた状態でドレイン電極に、４ ルス発生５ＰＯカ
Ｃ−ｒ 正のパルスを・平ルス幅０１μＢ、ｄｕｔｙＯ
，０１％で６加し、ドレイン電極にオシロヌコ−７°（
Ｏ３）を接続してＦＥＴの破壊電圧を調べる方法を用い
７ケ。ＦＥＴのソース電極は接地される。しかしながら
、エピタキシャル成長法を用いてＮ餞を形成する場合に
は以下に記す欠点がある。−まず第１に例えばガリウム
（Ｇａ ）、三塩化砒素（ＡＳＣ１３）等の材料費が高
価である。第２に装置の関係上−回に成長可能な基板枚
数が限られるため、葉産性に欠ける。第３にＮ＋層成長
而面が大きくなるにつれて電子濃度及び厚さにバラツキ
を生じ易く均一性が低下する。このよう・な欠点を兄服
するためイオン注入法によりＮ層−１層を形成すること
が注目され開発されている。
この工程について図面１を用いて述べる。第３図（イ）
で捷ずＧ ａＡ ｓ半絶縁性基板３０上に形成された動
作層３ノ上にＮ＋層３２を形成するためｋ、例えは、加
速エイ・ルギ１２０ ＫｅＶと２５０ ＫｅＶ 、
ドース量いずれも２ Ｘ １０” ｉ ｏｎｓ／ｚ２の
ケイ素（Ｓｔ）イオン′ｆ６：選択゛１″！二人した後
、８５０℃の温度でアニーノーシてＳ３イオンを活性化
させＮ＋＋４３２を形成する。茨゛にＮ＋１層３２上に
ソース、ドレイン電極、動作層３１上にグ８−ト電極を
設けて鎖３図（ロ）に示すＭＥＳＦ″ＥＴ全形成する。
で捷ずＧ ａＡ ｓ半絶縁性基板３０上に形成された動
作層３ノ上にＮ＋層３２を形成するためｋ、例えは、加
速エイ・ルギ１２０ ＫｅＶと２５０ ＫｅＶ 、
ドース量いずれも２ Ｘ １０” ｉ ｏｎｓ／ｚ２の
ケイ素（Ｓｔ）イオン′ｆ６：選択゛１″！二人した後
、８５０℃の温度でアニーノーシてＳ３イオンを活性化
させＮ＋＋４３２を形成する。茨゛にＮ＋１層３２上に
ソース、ドレイン電極、動作層３１上にグ８−ト電極を
設けて鎖３図（ロ）に示すＭＥＳＦ″ＥＴ全形成する。
ソース電極３３、ドレイン電極３，５、グー１・電極３
４の各金属電析の形成は前述のエピタキシャル成長法に
より製造するＭｇ５ＦＥＴと同じ方法である。第３図（
・→はＮ＋層３２の電子濃度分布を示す。この、・・Ｔ
ＥＳＦＥＴのドレイン耐圧は肌３図に）に示すよＣ）に
２５〜３０Ｖで、エピタキシャル成長法に依ったＭＥＳ
ＦＥＴのドレイン耐圧４０〜４５Ｖに比較して低い。こ
のような欠点が先に述べたエピタキシャル成長法と比較
して幾多の長所があるにもかかわらずイオン注入法の実
用化を妨げる要因となっていた。
４の各金属電析の形成は前述のエピタキシャル成長法に
より製造するＭｇ５ＦＥＴと同じ方法である。第３図（
・→はＮ＋層３２の電子濃度分布を示す。この、・・Ｔ
ＥＳＦＥＴのドレイン耐圧は肌３図に）に示すよＣ）に
２５〜３０Ｖで、エピタキシャル成長法に依ったＭＥＳ
ＦＥＴのドレイン耐圧４０〜４５Ｖに比較して低い。こ
のような欠点が先に述べたエピタキシャル成長法と比較
して幾多の長所があるにもかかわらずイオン注入法の実
用化を妨げる要因となっていた。
従来例で述べたドレイン耐圧が低い原因はエピタキシャ
ル成長法により、Ｎ層を形成した電子濃度分布（第１図
（ハ））とイオン注入法によってＮ層゛層を形成した電
子濃度分布（第３図（−Ｊ）の比較から、イオン注入法
を用いた場合は表面伺近の電子濃ＩＷが下がって、空乏
層が拡がり易くたり、比較的低電圧でケ゛−・ト空乏層
端がドレイン電極にまで岸し、局部的に電流が集中して
流れて破壊を起こ′ｔためだと考えられる。
ル成長法により、Ｎ層を形成した電子濃度分布（第１図
（ハ））とイオン注入法によってＮ層゛層を形成した電
子濃度分布（第３図（−Ｊ）の比較から、イオン注入法
を用いた場合は表面伺近の電子濃ＩＷが下がって、空乏
層が拡がり易くたり、比較的低電圧でケ゛−・ト空乏層
端がドレイン電極にまで岸し、局部的に電流が集中して
流れて破壊を起こ′ｔためだと考えられる。
この発明（ｄ上記の小端に鑑みでなされたもので、−回
のイオン注入で得られる不純物濃度分布に特有なガウス
分布に葦目し、結晶表面での不純物濃度の低下部分を除
去して電子濃度のピークが結晶表面で得られるようにし
、その後少なくとも一回のイオン注入を行うことによっ
て、ドレイン耐圧が高く、信頼性に優れたＭＥＳＦＥＴ
が安定に高歩留りで得られる電界効果トランジスタの製
造方法を提供することを目的とする。
のイオン注入で得られる不純物濃度分布に特有なガウス
分布に葦目し、結晶表面での不純物濃度の低下部分を除
去して電子濃度のピークが結晶表面で得られるようにし
、その後少なくとも一回のイオン注入を行うことによっ
て、ドレイン耐圧が高く、信頼性に優れたＭＥＳＦＥＴ
が安定に高歩留りで得られる電界効果トランジスタの製
造方法を提供することを目的とする。
この発明は、半絶縁性基板、或いは半絶縁性基板上に設
けた動作層に、イオン注入を施してオーム性接触層を形
成するにあたり、前段イオン注入を施して不純物層を形
成した後、この不純物層の表面から不純物濃度分布の頂
点近傍に到る間の不純物層を除去した後、残置されてい
る不純物層に表面力・ら少なくとも一回の後段イオン注
入を施してソース、ドレイン領域の高濃度層を形ＩＥす
ることを特徴とする電界効果トランジスタの製造方法、
又は前段イオン注入を施して形成−Ｊ ｈ、た不純物層
を、前段イオン注入イオン種の濃度分布Ｊη点からの距
離が前段イオン注入イオン種の濃度分布標準偏差の６０
−以下となる深さまで表面から除去すること全特徴とす
る電界効果トランジスタの製造方法にある。
けた動作層に、イオン注入を施してオーム性接触層を形
成するにあたり、前段イオン注入を施して不純物層を形
成した後、この不純物層の表面から不純物濃度分布の頂
点近傍に到る間の不純物層を除去した後、残置されてい
る不純物層に表面力・ら少なくとも一回の後段イオン注
入を施してソース、ドレイン領域の高濃度層を形ＩＥす
ることを特徴とする電界効果トランジスタの製造方法、
又は前段イオン注入を施して形成−Ｊ ｈ、た不純物層
を、前段イオン注入イオン種の濃度分布Ｊη点からの距
離が前段イオン注入イオン種の濃度分布標準偏差の６０
−以下となる深さまで表面から除去すること全特徴とす
る電界効果トランジスタの製造方法にある。
以下図面を参照して本発明の実施例を詳細に説明する。
〔実施例１〕
第４図（イ）でＧａＡｓ半絶縁性基板４０上に、エピタ
キシャル成長法或いはイオン注入法により設けた動作層
４ノ」ユに、オーム性接触層（Ｎ層）４２全形成するた
め、捷ず前段のイオン注入を加速エネルギ５０に、ｅＶ
、ドース層１．４ Ｘ １０” ｉｏｒ、ｓ／２ＪでＳ
１イオン全選択注入して不純物層４６を形成する。この
不純物層４６の不純物濃度分布を第４図（ロ）の曲線に
示す。次に不純物層４６の表面から不純物濃度分布の頂
点付近までの深さ約００５μｍを例えばりん酸（Ｈ３Ｐ
Ｏ４，’） ：過鎖化水素水（Ｈ２Ｏ２）：水（Ｈ２Ｏ
）のエツチング液で第４図Ｃうに示すようにエツチング
する。このエツチング′ｉ！：は、不純物濃度分布の頂
点付近捷での深さによって異なるが、前段のイオン注入
に係わる不純物層４６の不純物濃度分布にノ々ラツキが
生じない程度の０２μｍ以下であることが好せしい。
キシャル成長法或いはイオン注入法により設けた動作層
４ノ」ユに、オーム性接触層（Ｎ層）４２全形成するた
め、捷ず前段のイオン注入を加速エネルギ５０に、ｅＶ
、ドース層１．４ Ｘ １０” ｉｏｒ、ｓ／２ＪでＳ
１イオン全選択注入して不純物層４６を形成する。この
不純物層４６の不純物濃度分布を第４図（ロ）の曲線に
示す。次に不純物層４６の表面から不純物濃度分布の頂
点付近までの深さ約００５μｍを例えばりん酸（Ｈ３Ｐ
Ｏ４，’） ：過鎖化水素水（Ｈ２Ｏ２）：水（Ｈ２Ｏ
）のエツチング液で第４図Ｃうに示すようにエツチング
する。このエツチング′ｉ！：は、不純物濃度分布の頂
点付近捷での深さによって異なるが、前段のイオン注入
に係わる不純物層４６の不純物濃度分布にノ々ラツキが
生じない程度の０２μｍ以下であることが好せしい。
１次、バラツキを生じにくいドライエツチング、例えば
イオンエツチングの場合はエツチング液量が０２μｍ以
上になっても差支えない。次に、残置嘔れている不純物
層に表面から後段のイオン注入を加速エネルギ１２０
ＫｅＶと２５０ ＫｅＶ、ドース量はいずれも２ Ｘ
１．Ｏ” ３ｉ ｏ ｎ ｓ／ｃｍ２でＳｉイメーン金
選択注入する。この不純物濃度分布を第４図に）に示す
。次いで温度８５０℃でアニールを行ってＳ＋イオンを
活性化はせて、第４図（ホ）に示すようにソース、ドレ
イン領域の高濃度層であるＮ＋Ｊ＠４２を形成する。こ
のようにして得られたＮ″一層の電子濃度分布は第４図
（へ）に示すように表面イ寸近で電子濃度の低下は見ら
れｈい。次にＮ＋層４２上に写真食刻法により、ソース
、ドレイン電極の・ぐターニングを行いＡｕＧｅを蒸着
する。続いてＩＪソフトフを行って温度４５０℃で合金
イヒして、ソース電極４３、ドレイン電極４５を形成す
る。
イオンエツチングの場合はエツチング液量が０２μｍ以
上になっても差支えない。次に、残置嘔れている不純物
層に表面から後段のイオン注入を加速エネルギ１２０
ＫｅＶと２５０ ＫｅＶ、ドース量はいずれも２ Ｘ
１．Ｏ” ３ｉ ｏ ｎ ｓ／ｃｍ２でＳｉイメーン金
選択注入する。この不純物濃度分布を第４図に）に示す
。次いで温度８５０℃でアニールを行ってＳ＋イオンを
活性化はせて、第４図（ホ）に示すようにソース、ドレ
イン領域の高濃度層であるＮ＋Ｊ＠４２を形成する。こ
のようにして得られたＮ″一層の電子濃度分布は第４図
（へ）に示すように表面イ寸近で電子濃度の低下は見ら
れｈい。次にＮ＋層４２上に写真食刻法により、ソース
、ドレイン電極の・ぐターニングを行いＡｕＧｅを蒸着
する。続いてＩＪソフトフを行って温度４５０℃で合金
イヒして、ソース電極４３、ドレイン電極４５を形成す
る。
次に同様に写真食刻法により、動作層４ノ上にゲート用
１極のパターニングを行いＡｌを蒸着して形後にリフト
Ｊフを行ってダート電極４４を設けて第４図（ト）に示
すＭＥＳＦＥＴ ｋ得る。このようにして得うれたＭＥ
ＳＦＥＴのドレイン耐圧は第４図（ト）に示すように４
０〜４５Ｖでエピタキシャル成長法により形成されたＭ
ＥＳＦＥＴのドレイン耐圧（第１図に））と比較して何
ら遜色なく良好な値を示す。
１極のパターニングを行いＡｌを蒸着して形後にリフト
Ｊフを行ってダート電極４４を設けて第４図（ト）に示
すＭＥＳＦＥＴ ｋ得る。このようにして得うれたＭＥ
ＳＦＥＴのドレイン耐圧は第４図（ト）に示すように４
０〜４５Ｖでエピタキシャル成長法により形成されたＭ
ＥＳＦＥＴのドレイン耐圧（第１図に））と比較して何
ら遜色なく良好な値を示す。
〔実施例２〕
上記実施例１では半絶縁性基板上に設けた動作層にＮ層
を形成する方法を述べたが以下の手順ＶＣ従っても良い
。即ち、第５図に水子ように、ＧａＡｓ半絶縁性基板５
０上にオーム性接触層（Ｎ層層）を形成するために、寸
ず第５図（イ）で、前段のイオン注入金加速エネルギ５
０ＫｅＶ、ドース量１．４Ｘ １０ ” ｉ ｏ ｎ
、／１０ｎ２でＳ１イオンを選択注入して不純物層５６
を形成する。この不純物層の不純物濃度分布を第５図（
ロ）の曲線に示す。次に不純物層５６の表面から不純物
濃度分布の頂点付近までの厚さ約０．０５μｍｆ例えば
Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏのエツチング液で第５図
（ハ）に示すようにエツチングする。次に残置されてい
る不純物層に表面から後板のイオン注入を加速エネルギ
１２０ＫｅＶと２５０ ＫｅＶ 、 ドース量それぞ
り、 ２ Ｘ １０ ｔ ｏ ｎ ｓ／ｃ１ｎ２でＳ
ｉイオンを選択注入する。この不純物濃度分布を第５！
閑（Ｆ鱈Ｃ（示す。次に動作層５１を形成するためシζ
、例えば加速エネルギ１４０ ＫｅＶ・ ドース量３
Ｘ １０１２ｉｏｎｓ／ｚ２でＳ１イオンを注入する。
を形成する方法を述べたが以下の手順ＶＣ従っても良い
。即ち、第５図に水子ように、ＧａＡｓ半絶縁性基板５
０上にオーム性接触層（Ｎ層層）を形成するために、寸
ず第５図（イ）で、前段のイオン注入金加速エネルギ５
０ＫｅＶ、ドース量１．４Ｘ １０ ” ｉ ｏ ｎ
、／１０ｎ２でＳ１イオンを選択注入して不純物層５６
を形成する。この不純物層の不純物濃度分布を第５図（
ロ）の曲線に示す。次に不純物層５６の表面から不純物
濃度分布の頂点付近までの厚さ約０．０５μｍｆ例えば
Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏのエツチング液で第５図
（ハ）に示すようにエツチングする。次に残置されてい
る不純物層に表面から後板のイオン注入を加速エネルギ
１２０ＫｅＶと２５０ ＫｅＶ 、 ドース量それぞ
り、 ２ Ｘ １０ ｔ ｏ ｎ ｓ／ｃ１ｎ２でＳ
ｉイオンを選択注入する。この不純物濃度分布を第５！
閑（Ｆ鱈Ｃ（示す。次に動作層５１を形成するためシζ
、例えば加速エネルギ１４０ ＫｅＶ・ ドース量３
Ｘ １０１２ｉｏｎｓ／ｚ２でＳ１イオンを注入する。
次いで、温１ｉ ８５０℃でアニールを行ってＳ＋イオ
ンを活性イヒさせて、第５図（ホ）に示すようにソース
、ドレイン領域の高濃度層であるＮ＋層５２、動作層５
ノを形成する。このようにして得られたＮ＋層°の電子
濃度分布は、第５図（へ）に示すように表面付近の電子
濃度の低下は見られない。次に炉層５２及び動作層５Ｊ
上にンース、ドレイン、ケ゛−トの各電極を設けて埴５
図（ト）に示すように、ＭＥＳＦＥＴを形成する。但し
ソース電極５３、ドレイン電極５５、ケ９−ト電極５４
の各金属電極の形成方法は、前述の実施例１と同様であ
る。
ンを活性イヒさせて、第５図（ホ）に示すようにソース
、ドレイン領域の高濃度層であるＮ＋層５２、動作層５
ノを形成する。このようにして得られたＮ＋層°の電子
濃度分布は、第５図（へ）に示すように表面付近の電子
濃度の低下は見られない。次に炉層５２及び動作層５Ｊ
上にンース、ドレイン、ケ゛−トの各電極を設けて埴５
図（ト）に示すように、ＭＥＳＦＥＴを形成する。但し
ソース電極５３、ドレイン電極５５、ケ９−ト電極５４
の各金属電極の形成方法は、前述の実施例１と同様であ
る。
このようにしで得られたＭＥＳＦＥＴのドレイン耐圧は
第５図（ト）に示すよ′うに実施例１と同様、４０〜４
．５Ｖで、エビタギシャル成長法を用いた場合と比較し
て遜色なく良好な値を示す。
第５図（ト）に示すよ′うに実施例１と同様、４０〜４
．５Ｖで、エビタギシャル成長法を用いた場合と比較し
て遜色なく良好な値を示す。
次に、エツチングの量とイオン注入条件を変えて種々の
試作を行った結果、第６図に示すように前段イオン注入
イオン種の濃度分布の頂点位置からエツチングで除去さ
れた不純物層表面までの距離と、前段イオン注入イオン
種の濃度分布標準偏差との比（以後Ｄｐｉと記す）が０
チのときドレイン耐圧４５ Ｖが得られている。またＤ
ｐｉが６０％の点でｉｊ：４０Ｖ、それ以上ではドレイ
ン耐圧の低下が著しい。したがってＤｐｉは６０％以上
にしないことが必要である。すなわち、前段イオン注入
を施して形成された不純物層を、前段イオン注入イオン
種の濃度分布頂点からの距離が前段イオン注入イオン種
の濃度分布標準偏差の６０チ以下となる深させで表面か
ら除去することが必要である。
試作を行った結果、第６図に示すように前段イオン注入
イオン種の濃度分布の頂点位置からエツチングで除去さ
れた不純物層表面までの距離と、前段イオン注入イオン
種の濃度分布標準偏差との比（以後Ｄｐｉと記す）が０
チのときドレイン耐圧４５ Ｖが得られている。またＤ
ｐｉが６０％の点でｉｊ：４０Ｖ、それ以上ではドレイ
ン耐圧の低下が著しい。したがってＤｐｉは６０％以上
にしないことが必要である。すなわち、前段イオン注入
を施して形成された不純物層を、前段イオン注入イオン
種の濃度分布頂点からの距離が前段イオン注入イオン種
の濃度分布標準偏差の６０チ以下となる深させで表面か
ら除去することが必要である。
なお、この実施例で注入イオンはＳｔを用めたが、その
他に硫黄（Ｓ）、セレン（Ｓｅ ）等を使っても良い。
他に硫黄（Ｓ）、セレン（Ｓｅ ）等を使っても良い。
或いはこれらの組合わせ、例えば前段イオン注入ＫＳｆ
’ｋ、後段イオン注入ＫＳｋ使用してもさし支えない。
’ｋ、後段イオン注入ＫＳｋ使用してもさし支えない。
加速エネルギ及びドース量は、５０ ＫｅＶ 、 １．
２０ ＫｅＶ 、 ２５０ ＫｅＶ 、及び１．４Ｘ
１０ ｔｏｎｓ／Ｃｍ、２ ％ １０ ｔｏｎｓ／
ｚ としたがこの値に限定されることはない。後段イ
オン注入は一回に限らず、例えば動作層の厚さを考慮し
て、所望の厚さが得られる寸で何回行っても良い。
２０ ＫｅＶ 、 ２５０ ＫｅＶ 、及び１．４Ｘ
１０ ｔｏｎｓ／Ｃｍ、２ ％ １０ ｔｏｎｓ／
ｚ としたがこの値に限定されることはない。後段イ
オン注入は一回に限らず、例えば動作層の厚さを考慮し
て、所望の厚さが得られる寸で何回行っても良い。
以上述べたようにこの発明によれば、前段のイオン注入
で得られた不純物濃度の低い表面部分をエツチングによ
り除去して、不純物濃度分布のピークが結晶表面で得ら
れるようにした後、後段イオン注入及びアニールを行う
ことによって、従来例に係わる第３図に）とこの発明に
係わる第４図（ト）、第５図（ホ）のドレイン耐圧を比
較すると明らかなように従来例でＩ′ｉ２５〜３０Ｖの
ドレイン酬圧であったものが、この発明により４０〜４
．５Ｖのドレイン耐圧が得られ大幅に改善できる。
で得られた不純物濃度の低い表面部分をエツチングによ
り除去して、不純物濃度分布のピークが結晶表面で得ら
れるようにした後、後段イオン注入及びアニールを行う
ことによって、従来例に係わる第３図に）とこの発明に
係わる第４図（ト）、第５図（ホ）のドレイン耐圧を比
較すると明らかなように従来例でＩ′ｉ２５〜３０Ｖの
ドレイン酬圧であったものが、この発明により４０〜４
．５Ｖのドレイン耐圧が得られ大幅に改善できる。
また表面付近の電子濃度低下部分を除去するため、オー
ム性電極の接触抵抗の低減を図かる利点がある。このよ
うにイオン注入法によりながらドレイン耐圧全天にし、
信頼性に優れたＭＥＳＦＥＴを高歩留り、低価格で再現
性良く製造する方法を提供することができる。
ム性電極の接触抵抗の低減を図かる利点がある。このよ
うにイオン注入法によりながらドレイン耐圧全天にし、
信頼性に優れたＭＥＳＦＥＴを高歩留り、低価格で再現
性良く製造する方法を提供することができる。
第１図（イ）、（ロ）及び第３図（イ）、（Ｏ）はそれ
ぞれ従来のＭＥＳＦ”ＥＴの製造工程でイ勾られる半製
品断面図、第１図（ハ）及び第３図０→はそれぞれ従来
のＮ＋層の電子濃度分布を示す図、第１図（ロ）及び第
３図に）はそれぞれ従来のＭＥＳＦＥＴ（Ｄドレイン耐
圧を示すＩｋ数数分同図第２図はＭＥＳＦＥＴのドレイ
ン耐圧を測定する回路図、第４図（イ）、（ホ）、（ト
）及び第５図（イ）、（ホ）、（ト）はそれぞれ本発明
の実施例に係るＭＥＳＦＥＴ の製う↑工程で得られ
る半製品断面図、第４図（ロ）、←→、に）及び第５図
（ロ）、（ハ）、に）はそれぞれ本発明の実施例に係る
不純物層の不純物濃度分布を示す特性図、第４図（へ）
及び第５図（へ）はそれぞれ本発明の実施例に係るＭＥ
ＳＦＥＴのＮ＋層の電子濃度分布を示す特性図、第４図
（ホ）及び第５図（ホ）は本発明の実施例に係るΔｆｆ
１ｓＦＥＴのドレイン耐圧を示す度数分布図、第６図は
ＭＥＳＦＥＴのドレイン耐圧のＤｐｉ依存性を示す特性
図である。 １Ｏ９３θ、４０，５θ＝’ＧａＡｓ半絶縁性基板、１
１．３１，４１．５１・・・動作層、１２，３２゜４２
．５２・・オーム性接触層（Ｎ″一層）、１３゜３３
、４３．５３・・・ソース電極、１’４，３４゜４４．
５４ ・・ り′ −ト 電（否ｇ 、 １
５ ＋ ３５ ＋ ４５’。 ５５・・・ｈ” Ｌ／イン電極、４６．５６・・・前段
イオン注入に係わる不純物層。 出願人代理人 弁理士 鈴 江 武 彦第１図 り ４０ ４２ ４４ ４１ ４３ ４５ Ｓ 第３図
ぞれ従来のＭＥＳＦ”ＥＴの製造工程でイ勾られる半製
品断面図、第１図（ハ）及び第３図０→はそれぞれ従来
のＮ＋層の電子濃度分布を示す図、第１図（ロ）及び第
３図に）はそれぞれ従来のＭＥＳＦＥＴ（Ｄドレイン耐
圧を示すＩｋ数数分同図第２図はＭＥＳＦＥＴのドレイ
ン耐圧を測定する回路図、第４図（イ）、（ホ）、（ト
）及び第５図（イ）、（ホ）、（ト）はそれぞれ本発明
の実施例に係るＭＥＳＦＥＴ の製う↑工程で得られ
る半製品断面図、第４図（ロ）、←→、に）及び第５図
（ロ）、（ハ）、に）はそれぞれ本発明の実施例に係る
不純物層の不純物濃度分布を示す特性図、第４図（へ）
及び第５図（へ）はそれぞれ本発明の実施例に係るＭＥ
ＳＦＥＴのＮ＋層の電子濃度分布を示す特性図、第４図
（ホ）及び第５図（ホ）は本発明の実施例に係るΔｆｆ
１ｓＦＥＴのドレイン耐圧を示す度数分布図、第６図は
ＭＥＳＦＥＴのドレイン耐圧のＤｐｉ依存性を示す特性
図である。 １Ｏ９３θ、４０，５θ＝’ＧａＡｓ半絶縁性基板、１
１．３１，４１．５１・・・動作層、１２，３２゜４２
．５２・・オーム性接触層（Ｎ″一層）、１３゜３３
、４３．５３・・・ソース電極、１’４，３４゜４４．
５４ ・・ り′ −ト 電（否ｇ 、 １
５ ＋ ３５ ＋ ４５’。 ５５・・・ｈ” Ｌ／イン電極、４６．５６・・・前段
イオン注入に係わる不純物層。 出願人代理人 弁理士 鈴 江 武 彦第１図 り ４０ ４２ ４４ ４１ ４３ ４５ Ｓ 第３図
Claims (2)
- （１）半絶縁性基板上に設けた動作層上或いは半絶縁性
基板上に、前段イオン注入を施して不純上層を形成した
後、この不純物層の表面から不純物濃度分布の頂点近傍
に到る間の不純物層を除去した後、残置されている不純
物層Ｖこ表面から少Ｉｔ くとも−回の後段イオン注入
を施してソース、ドレイン領域の高濃度層を形μするこ
とを特徴とする電界効果トランジスタの製造方法。 - （２）前段イオン注入を施して形成された不純物層金、
前段イオン注入イオン種の濃度分布頂点からの距離が、
前段イオン注入イオン種の濃度分布標準偏差の６０％以
下となる深さまで表面から除去することを特徴とする特
許請求の範囲第１項記載の電界効果トランジスタの製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032424A JPS59158564A (ja) | 1983-02-28 | 1983-02-28 | 電界効果トランジスタの製造方法 |
| US06/583,746 US4519127A (en) | 1983-02-28 | 1984-02-27 | Method of manufacturing a MESFET by controlling implanted peak surface dopants |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032424A JPS59158564A (ja) | 1983-02-28 | 1983-02-28 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158564A true JPS59158564A (ja) | 1984-09-08 |
Family
ID=12358566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032424A Pending JPS59158564A (ja) | 1983-02-28 | 1983-02-28 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017022423A (ja) * | 2011-11-30 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1983
- 1983-02-28 JP JP58032424A patent/JPS59158564A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017022423A (ja) * | 2011-11-30 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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