JPS59158427A

JPS59158427A - チヤネル装置のコマンド先取り制御方式

Info

Publication number: JPS59158427A
Application number: JP3257283A
Authority: JP
Inventors: Yoshiaki Yamashita; 山下　芳明
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-02-28
Filing date: 1983-02-28
Publication date: 1984-09-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、電子計算機において、主記憶装置と入出力装
置間のデータ転送を制御するチャネル装の先行読出しに
制御方式に関するものである。

〔従来技術〕

チャネル装置の機能は、主記憶装置に用意されたチャネ
ル・コントロール・ワード（ＣＣＷ）に従って入出力装
置とのデータ転送を制御することである。このＣＣＷで
複数のコマンドを連鎖して使う場合、対象がディスク装
置等においては高速な処理を要求されるため、コマンド
の先取りを行なう方式が従来より実施されている。しか
し、コマンドの連鎖は、飛越しコマンドほか、デバイス
・ステータス・ワードにより、必ずしも連続なＣＣＷが
実行されるとは限らず、従来はコマンドの先取りのため
、ハードウェアの構成をより複雑にしているという欠点
があった。

（発明の目的〕本発明の目的は、特別なハードウェアを必要とすること
なく、入出力装置と主記憶装置とのデータ転送中に並行
してＣＣＷの先取りを行い、高速なコマンド連鎖を実現
することにある。

〔発明の概要」マイプログラム制御による集中制御方式のチャネル装置
において、入出力装置と主記憶装置とのデータ転送中に
、他の窒いているチャネルを使って、チャネル・コント
ロール・ワードの先取りを行なうことにより、並列処理
を実現し、高速なコマンド連鎖処理を可能とするもので
ある。

〔発明の実施例〕

第１図は計算機システムの概略構成であり１００は中央
処理装置（ｃｐｕ）、２００は主記憶！！置（ｒＡｓ）
、３００は本発明にかかるチャネル装置を示す。チャネ
ル装置３００は、複数のチーＶネルの共通機能を集中化
したチャネル共通部１と、Ｉ／Ｑインタフェース対応の
複数のチャネル入出力ｓ２から構成される。以下、チャ
ネル装置３００は４チヤネルからなるとする。チャネル
共通部１はマイクロプログラム制御方式をとり、ＣＰ　
Ｕ　１００との交信及び４つのチャネル入出力部２の制
御を行う。

チャネル入出力部２は、チャネル共通部１の制御のもと
に、それぞれ並列に主記憶装置Ｍ２Ｏ０と入出力装置（
図示せず）間のデータ転送を実行する部分で、各チャネ
ル入出力部には１台あるいはそれ以上の入出力装置が接
続される。

第２図はチャネル共通部１の詳細図で、マイクロプログ
ラム制御プロセッサ１１、マイクロプログラム格納用の
制御記憶部１２．４チヤネルに対応したマイクロ・プロ
グラム・アドレス・レジスタ１３４チヤネル分のチャネ
ル状態時やデバイス・ステータス・バイトを格納するサ
ブチャネルメモリ１４ＣＰ　Ｕ　１００との交信を行な
うオペレーションｆｆｔｌＪＩＩｉ１１部１５、割込み
制御部１６、チャネルの状態などを一時記憶するワーキ
ングレジスタ機能のローカル・ストレージ１７などから
構成される。マイクロ・プロセッサＪ１はマイクロ・プ
ログラムを多重実行して、４チヤネル分の制御を行なう
が、このマイクロ・プロセッサ自体は周知であるので、
その詳細入出力制御部２１、転送バイト数を計数するバ
イトカウンタｎ、主記憶装置２００とのデータ転送を制
御するメモリアクセス制御部る、データバッファ囚、割
込み処理部δなどから構成される。

該チャネル装置３００の概略処理フローを第４図に示し
、その５９のスタート■１０処理ルーチンの詳細は第５
図に、本発明の特徴とするＣＣＷ先取りの処理フローは
第６図に示す。これら処理フローのためのマイクロプロ
グラムは、チャネル共通部１の制御記憶部１２に格納さ
れている。

ＣＰ　Ｕ　１００からスタート、Ｉ１０命令が発行され
、これをオペレーション制御部１５にて受付け、マイク
ロプログラム制御プロセッサ１１に通知すると、該プロ
セッサ１１はマイクロプログラムアドレスレジスタ１３
に予め定めたアドレスを設定して、制御記憶部Ｊ２の中
のスタートｉ１０処理ルーチン（以降、ＳＩＯルーチン
と略す）に起動をかける。第５図に示すように、ＳＩＯ
ルーチンでは、まずスタートＩ１０命令で指定された該
肖チャネルやサブチャネル（入出力装置）の状態をサブ
チャネルメモリ１４から読出し、両者とも動作町であれ
ば、該当するチャネル入出力部２にチャネルアドレスワ
ード（ＣＡＷ）のフェッチ指示をする。これを受けてチ
ャネル入出力部２では、メモリアクセス制御部るより主
記憶装置２００にデータ要求を出し、送られてきたデー
タ（ＣＡＷ）をデータバッファ冴に取込む。次にＳＩＯ
ルーチンは、該データバッファ２４の内容を読出してサ
ブチャネルメモリ１４の該当領域へ格納し、このＣＡＷ
で示されるチャネル・コントロール・ワード（ＣＣＷ）
＋１７１１）フェッチを指示する。これを受けてチギネ
ル入出力制御部２では、再びメモリアクセス制御部器よ
り主記憶装置ｔ２００にデータ要求を出し、送られてき
たデータ（ＣＣＷ）をデータバッファ２４にセットする
。

次にＳＩＯルーチンは、該データバッファ冴の内容を読
出してサブチャネルメモリ１４へ格納し、該ＣＣＷのフ
ォーマットチェックを行う。このＣＣＷが正しいと、入
出力制御部２１を通して該当入出力装置へ起動をかけ、
そのデバイス・ステータネ・パイ）（１）ＳＨ）を受領
する。このＤＳＢの状態１ｊ飾ピツトが０″である時、
起動は成立し、オペレーンヨン制御部１５を通してＣＰ
　Ｕ　１００ヘコンデインヨンコードで応答し、該当チ
ャネルの状態およびサブチャネルの状態を共に使用中と
する。

ここまでの動作は、従来のチャ坏ル装置と何ら異なるも
のではない。この後、チャネル入出力部２は、チャネル
共通部１の制御を受けることなく、該当入出力装置と主
記憶裂損間でデータ転送を行う。該７′−タ転送のバイ
ト数はバイトカウンタｎで示される。一連のデータ転送
が終了すると、割込み処理部５よりチャネル共通部１へ
割込みを発する。これを割込み制御部１６が受取り、割
込み処理マイクロプログラムを起動し、１１０動作終了
等をＣＰ　Ｕ　１００へ報告する。

本発明の特徴は、あるチャネル入出力部でのデータ転送
中に、別のチャネル入出力部を通してＣＣＷの先取りを
行うことにある。一般に、バイト・マルチプレクサ・チ
ャネルは、低速の入出力装置とのデータ転送をバイト単
位で多重に行なうため、チャネル使用率はセレクタチャ
ネルに比べて高い場合が多いが、主記憶装置へのアクセ
ス頻度は、低いことが予想される。従って、本発明にお
いては、バイト、マルチプレクサ・チャネルに相当する
チャネル入出力部をＣＣＷの先取りのために共用する。

さて、ＳＩＯルーチンでは、一連の処理な昶了し、コン
ディションコードをＣＰ　ＩＪ　１００に応答した後も
、ＣＣＷの連鎖指定があれば、サブチャネルメモリ１４
に用意した該当先取り表示ラッチを“１″に□して、Ｃ
ＣＷ先取りルーチン（ｃｗｅＥｒルーチン）に制御を渡
す。第６図に示すように、ＣＷＧＥＴルーチンでは、バ
イト・マルチプレクサ・チャネルの状態をサブチャネル
メモリ１４より読出し、そのチャネル入出力部２が主記
憶装置２００とアクセスを行っていない場合、該チャネ
ル入出力部２に動作中断を指示する。次に、サブチャネ
ルメモリ１４内の上記先取り表示ラッチが１”を示す該
当領域のＣＡＷを読出し、次のＣＣＷアドレス（こ匁で
は、ＣＣＷは８バイトよりなるとして＋８する）を計算
してローカルストレージ１７に格納し、バイト・マルチ
プレクサ・チャネルのチャネル入出力部２にＣＣＷのフ
ェッチを指示する。これを受けて該当チャネル入出力制
御部２では、メモリアクセス制御部器により主記憶装置
２００をアクセスしてＣＣＷを読出し、データバッファ
冴にセットする。ＣＷＧＥＴルーチンは、該データバッ
ファ囚のＣＣＷを読出してローカルストレージ１７に格
納する。これで、１つのＣＣＷの先取りが終了する。

次に、ＣＷＧＥＴルーチンは、先取りしたＣＣＷがＴ■
Ｃコマンド（ＴＩＣ：ｃｃｗの分岐動作を指定する）で
ない場合、ローカルストレージ１７のＣＣＷアドレスに
＋８して、再びチャネル入出力部２にＣＣＷフェッチを
指示する。一方、ＴＩＣコマンドの場合は、該コマンド
で指示された分岐先のＣＣＷアドレスをローカルストレ
ージ１７ニ格納した後、チャネル入出力部２にＣＣＷフ
ェッチを指示する。チャネル入出力部２では、再びメモ
リアクセス制御部おにより主記憶装置２００をアクセス
してＣＣＷを読出し、データバッファ冴にセットする。

にＷＧ　Ｅ　Ｔルーチンは、該データバッファ冴のＣＣ
Ｗを読出してローカルストレージ１７に格納する。この
ようにして、予め定めた数のＣＣＷが先取りされると、
ＣＷＧＥＴルーチンはマルチプレクサチャネルの動作中
断を解除し、先取り表示ラッチを６０”に１して動作を
終了する。

こＮで、ＣＣＷをい（つ先取りするかは、主記憶装置の
応答性能、バイト・マルチプレクサ・チャネルのオーバ
ヘッド、マイクロプロセッサの処理能力等の関係で決ま
る。例えば第６図では、２つ分のＣＣＷ、即ち、実行中
ＣＣＷの次のＣＣＷ（Ｔｉｃであれば、それで指定され
たＣＣＷ）と、ＤＢＢ状態修飾ビットが′１”であるこ
とを予想して２つ先のＣＣＷまで先取りする例を示した
が、これによるバイト・マルチプレクサ・チャネルへの
オーバヘッドは無視できるばかりでなく、マイクロプロ
セッサ１１の処理能力もそれほど必要としない。たｙし
、本実施例の場合、先取りしたＣＣＷの格納のため、１
チャネル当り冴バイト（ＣＣＷアドレス４バイ）−４−
ＣＣＶＶ８バイトを２組）のローカルストレージが必要
で、ローカルストレージ１７の容量は、バイト・マルチ
プレクサ・チャネルを除く３チャネル分、合計２４Ｘ３
＝７２バイトの増加となる。しかし、ローカルストレー
ジは、高集積半導体メモリで構成することが可能である
ため、現実にはコストアップにつながらない。

以上説明した実施例においては、バイト・マルチプレク
サ・チャネルを他のチャネルのＣＣＷの先取りに使用し
ているが、より柔軟性をもたせて、ＣＣＷの先取りを、
特定のチャネルに委ねるのではなく、自分以外の空いて
いるチャネルを任意に使うことも可能である。この場合
、排他制御がより複雑になる欠点があるが、並列処理を
複数行なうことができ、より効果があがる。

〔発明の効果〕

以上説明したごとく本発明によれば、入出力装置と主記
憶装置とのデータ転送中に、並行してＣＣＷの先取り動
作が行なえるため、マイクロプロセッサの能力不足を補
える効果がある。また、これを実現するのに、特別なハ
ードウェアを必要としないため、より経済性にすぐれた
チャネル装置が実現できる。さらに、個々のチャネル入
出力部に余分なハードウェアを設ける必要がなくなるた
め、標準化がはかれ、大規模集積回路向けの論理構造が
とれ、より高い経済性を持ったシステムが実現できる。

【図面の簡単な説明】

第１図は計算機システムの概略構成図、第２図は第１図
のチャネル装置におけるチャネル共通部詳細図、第３図
は同じくチャネル装置におけるチャネル入出力部の詳細
図、第４図はチャネル装置の概略処理フロー図、第５図
はスタートＩ１０ルーチンのフロー図、第６図（ａ）、
（ｂ）は本発明にか〜わるＣＣＷ先取りを説明するため
のフロー図である。１・・・チャネル共通部、２・・・チャネル入出力部、
１１・・・マイクロプログラム制御プロセッサ、１２・
・・制御記憶部、１３・・・マイクロプログラムアドレ
スレジスタ、１４・・・サブチャネルメモリ、１５・・
・オペレーション制御部、１６・・・割込み制御部、１
７・・・ローカルストレージ、２１・・・入出力制御部
、ｎ・・・ノくイトカウンタ、ｎ・・・メモリアクセス
制御部、冴・・・データバッファ、５フ仙割込み処理部
、３００・・・チャネル装置。３０〇八　　　　へ　　　　１　　　　へ第４図ト処Ｊ里 −、、Ｙｅ・Ｎ。ＹｅｓＮ。 □７ｏＹｅｓＮＯＳＩＯルー　ン。。Ｗ、　　Ｙｅｓ第３図１４５− 特開昭５９−１５８４２７　（６）

Claims

【特許請求の範囲】

（１）　　複数のチャネルの共通機能を集中化したチャ
ネル共通部と、前記チャネル共通部の制御のもとに、そ
れぞれ独立に主記憶装置と入出力装置間のデータ転送を
実行する複数のチャネル入出力部とからなるチャネル装
置において、前記チャネル共通部は、前記チャネル人出
力部の１つにデータ転送を指示した後該当コマンドに連
鎖指定があれば、他のチャネル入出力部に対して後続コ
マンドの先り後続コマンドを読取ることを特徴とするチ
ャネル装置のコマンド先取り制御方式。
（２）前記チャネル共通部はコマンドの先取り指示を、
バイト　　マルチプレクサ・チャネル対応のチャネル入
出力部に指示することを特徴とする特許請求の範囲第１
項記載のチャネル装置のコマンド先取り制御方式。
（３）前記チャネル共通部はコマンドの先取り指示を空
いているチャネル対応の任意のチャネル入出力部に指示
することを特徴とする特許請求の範囲第１項記載のチャ
ネル装置のコマンド先取り制御方式。