JPS59155892A - アクテイブパネル用集積回路基板 - Google Patents
アクテイブパネル用集積回路基板Info
- Publication number
- JPS59155892A JPS59155892A JP2982183A JP2982183A JPS59155892A JP S59155892 A JPS59155892 A JP S59155892A JP 2982183 A JP2982183 A JP 2982183A JP 2982183 A JP2982183 A JP 2982183A JP S59155892 A JPS59155892 A JP S59155892A
- Authority
- JP
- Japan
- Prior art keywords
- line
- active panel
- sub
- integrated circuit
- panel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は液晶デクティブパネルに関するものである。
従来、Ｘライン とＸラインの各交ｄにスタティック記
憶回路を内蔵したアクティブパネルの回路は第１図のよ
うに構成さねでいた。１けＸライン、２けＸライン、３
は画素Ｗ ｉ＋である。Ｘラインにデータ信号が供給さ
れ、ＸラインがＨレベルになると、５〜８のクロックド
インバータ及びインバータで構成されるスタティック記
憶回路にデータが書六込まれる。４は低周波の方形波で
あるコモン信号で、スタティック記憶回路の情報により
、９〜１１のクロックドインバータ及びインバータの作
用によりコモン信号または反転コモン信号のどちらかが
画素電榛へ供給され、画素の点燈、非点燈の切換えを行
なう。
憶回路を内蔵したアクティブパネルの回路は第１図のよ
うに構成さねでいた。１けＸライン、２けＸライン、３
は画素Ｗ ｉ＋である。Ｘラインにデータ信号が供給さ
れ、ＸラインがＨレベルになると、５〜８のクロックド
インバータ及びインバータで構成されるスタティック記
憶回路にデータが書六込まれる。４は低周波の方形波で
あるコモン信号で、スタティック記憶回路の情報により
、９〜１１のクロックドインバータ及びインバータの作
用によりコモン信号または反転コモン信号のどちらかが
画素電榛へ供給され、画素の点燈、非点燈の切換えを行
なう。
したがって、１本のＸラインをＨレベルとすれば、その
Ｙライン上の１行の画素のスタテイ−・り記憶回路はす
べて書き込み状態となり、１行分同時に表示変更が行な
われることになる。このような方式のアクティブパネル
においては、１行分のデータレジスタをパネルの周辺に
配置することが不可欠であり、また、画面の一部分のデ
ータのみを変更する場合でも、豐更必要な画素が含まれ
るＹライン上のすべての画素に対して表示更新を行なわ
なければならないなど不合理な面がある。
Ｙライン上の１行の画素のスタテイ−・り記憶回路はす
べて書き込み状態となり、１行分同時に表示変更が行な
われることになる。このような方式のアクティブパネル
においては、１行分のデータレジスタをパネルの周辺に
配置することが不可欠であり、また、画面の一部分のデ
ータのみを変更する場合でも、豐更必要な画素が含まれ
るＹライン上のすべての画素に対して表示更新を行なわ
なければならないなど不合理な面がある。
本発明はこれらの欠点を除去するため、任意の画素領域
での表示変更を可能にしたもので、その第１の目的は外
部装置からアクティブパネルへのデータ転送処理の簡略
化であり、その第２の目的はアクティソバネル内の画素
周辺回路の簡略化である。
での表示変更を可能にしたもので、その第１の目的は外
部装置からアクティブパネルへのデータ転送処理の簡略
化であり、その第２の目的はアクティソバネル内の画素
周辺回路の簡略化である。
本発明によるアクティブパネルは正副２本のＸラインと
１本のＸラインにより、ドツトマトリックスを構成する
ことを％徴としている。また、画素内の記憶回路の書き
込みクロックが、正副Ｘラインのうちどちらか１木のＸ
ラインとＸラインの信号をスカとする論理ゲートの出力
により供給される”ことを特徴としている。
１本のＸラインにより、ドツトマトリックスを構成する
ことを％徴としている。また、画素内の記憶回路の書き
込みクロックが、正副Ｘラインのうちどちらか１木のＸ
ラインとＸラインの信号をスカとする論理ゲートの出力
により供給される”ことを特徴としている。
第２図は本発明の実施例であって、１は正Ｘライン、１
４は副Ｘライン、２はＸラインである、５〜７のクロッ
クドインバータとインバータで構成されるスタティック
記憶回路の書き込みクロックは１２のＮＡＮＤゲート及
び１３のインノ（−夕を通じて供給される構造になって
いる。正Ｘラインにはデータ信号が供給され、Ｘライン
がＨレベルになると、副Ｘラインにより供給される列選
択信号に応じて記憶回路の書き込みクロ・ツクの０Ｎ−
ＯＦＦが決定される。したがって副ＸラインがＨレベル
の列に対してのみ表示変更を行なうことが可能となる。
４は副Ｘライン、２はＸラインである、５〜７のクロッ
クドインバータとインバータで構成されるスタティック
記憶回路の書き込みクロックは１２のＮＡＮＤゲート及
び１３のインノ（−夕を通じて供給される構造になって
いる。正Ｘラインにはデータ信号が供給され、Ｘライン
がＨレベルになると、副Ｘラインにより供給される列選
択信号に応じて記憶回路の書き込みクロ・ツクの０Ｎ−
ＯＦＦが決定される。したがって副ＸラインがＨレベル
の列に対してのみ表示変更を行なうことが可能となる。
従来のアクティブパネツトにおいては、１行分のデータ
レジスタをパネルの周辺に配置していたが本発明におい
ては、このデータレジスタは不要であり、パネルの周辺
構造を簡略化することが可能となる。また外部の駆動装
置側から見ると、アクティブパネルの各表示領域をＸア
ドレスとＸアドレスから構成される一種のメモリーとし
て取り扱うことができるので、外部装置から７クテイプ
ノくネルへのデータ転送処理は著しく簡略化される。
レジスタをパネルの周辺に配置していたが本発明におい
ては、このデータレジスタは不要であり、パネルの周辺
構造を簡略化することが可能となる。また外部の駆動装
置側から見ると、アクティブパネルの各表示領域をＸア
ドレスとＸアドレスから構成される一種のメモリーとし
て取り扱うことができるので、外部装置から７クテイプ
ノくネルへのデータ転送処理は著しく簡略化される。
さらに、従来の方式のように、不必要な表示領域にまで
表示変更が及ぶことがないのでデータ転送時間の短縮に
つながる利点を持つ。
表示変更が及ぶことがないのでデータ転送時間の短縮に
つながる利点を持つ。
上記の効果により、各画素に記憶回路を持つアクティブ
パネルは著しくその汎用性を高め、実用的な小型ディス
プレイ装置への応用の道が開かれる。
パネルは著しくその汎用性を高め、実用的な小型ディス
プレイ装置への応用の道が開かれる。
第１図は従来のアクティブパネルの画素単位の回路図。
第２図は本発明によるアクティブパネルの画素単位の回
路図。 １・・・・・・Ｘライン（正Ｘライン）２・・・・・・
Ｘライン ６・・・・・・画素電極 ４・・・・・・コモン信号 ５、７．９．１１・・・・・・クロックドインバータ６
、８．１０．１３・・・・・・インバータ１２・・・・
・Ｎ Ａ Ｎ Ｄゲート １４ ・川・・副Ｘライン 以 上 出願人 株式会社 諏訪精工舎
路図。 １・・・・・・Ｘライン（正Ｘライン）２・・・・・・
Ｘライン ６・・・・・・画素電極 ４・・・・・・コモン信号 ５、７．９．１１・・・・・・クロックドインバータ６
、８．１０．１３・・・・・・インバータ１２・・・・
・Ｎ Ａ Ｎ Ｄゲート １４ ・川・・副Ｘライン 以 上 出願人 株式会社 諏訪精工舎
Claims (1)
- 半導体基板上に形成された半導体素子により構成される
電気回路によって該基板上に形成された雷極に印加され
る雪圧を制御（７、肖該電極と基板上ｉｃ Ｉｔかわた
ガラス基板上に形成された透明１！極の間に封入された
液晶に印加される電界を制御することによって表示を行
なわせるアクティブパネルＶＣおいて、正副２本のＸラ
インとこれと交差する１本のＸラインによってドＩトマ
トリノクスを形成１７、各交点にスタテイ・りにデータ
を保持し得る記憶回路を有し、該記憶回路の書き込みク
ロックが、前ｒ正副Ｘラインのうちどちらか１本のＸラ
インとＸラインの信号を入力とする論理ゲートの出力に
より供給されることを特徴とするアクティブパネル用集
積回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2982183A JPS59155892A (ja) | 1983-02-24 | 1983-02-24 | アクテイブパネル用集積回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2982183A JPS59155892A (ja) | 1983-02-24 | 1983-02-24 | アクテイブパネル用集積回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155892A true JPS59155892A (ja) | 1984-09-05 |
Family
ID=12286684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2982183A Pending JPS59155892A (ja) | 1983-02-24 | 1983-02-24 | アクテイブパネル用集積回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155892A (ja) |
-
1983
- 1983-02-24 JP JP2982183A patent/JPS59155892A/ja active Pending
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