JP2008145837A - 液晶表示装置 - Google Patents

Abstract

【課題】電荷漏れに起因する輝度低下を抑制することのできる液晶表示装置を提供する。
【解決手段】第２の基板１０２上に、補助容量配線ＣＳＬ１〜ＣＳＬｍと１対１で対応するように対向電極ＴＤ１〜ＴＤｍを備える。補助容量配線ＣＳＬ１〜ＣＳＬｍと対向電極ＴＤ１〜ＴＤｍとは、各対向電極の端部近傍の転移部ＴＮ１〜ＴＮｍで互いに電気的に接続される。補助容量配線駆動回路４２は、各補助容量配線ＣＳＬ１〜ＣＳＬｍに、１フレーム期間毎にハイレベルの電位とロウレベルの電位とが交互に現れる補助容量配線駆動信号を印加する。その際、各走査信号線につき走査信号の電位がハイレベルからロウレベルに変化する直前の所定の期間内にのみ補助容量配線駆動信号の電位を変化させ、その他の期間には当該補助容量配線駆動信号の電位を維持する。
【選択図】図１

Description

本発明は、アクティブマトリクス型の液晶表示装置に関し、特に、電荷漏れに起因する輝度低下を抑制する技術に関する。

従来より、液晶表示装置において、対向電極（共通電極）を交流駆動する構成が知られている。図１４は、対向電極を交流駆動する従来の液晶表示装置の駆動方法を説明するための信号波形図である。図１４（ａ）は、或る列（Ｘ列目とする）の駆動用映像信号ＶＳの波形を示している。図１４（ｂ）は１行目の走査信号Ｇ１の波形を示し、図１４（ｃ）は２行目の走査信号Ｇ２の波形を示している。図１４（ｄ）は、対向電極を駆動する対向電極駆動信号ＶＣＯＭおよび補助容量配線を駆動する補助容量配線駆動信号ＶＣＳの波形を示している。図１４（ｅ）は１行目の走査信号線とＸ列目の映像信号線との交差点に対応して設けられている画素形成部（以下、ｉ行目の走査信号線とＸ列目の映像信号線との交差点に対応して設けられている画素形成部を「第ｉの画素形成部」という。）の画素電極の電位ＶＰ１の波形を示し、図１４（ｆ）は第１の画素形成部における液晶層への印加電圧Ｖ１の波形を示している。図１４（ｇ）は２行目の走査信号線とＸ列目の映像信号線との交差点に対応して設けられている第２の画素形成部の画素電極の電位ＶＰ２の波形を示し、図１４（ｈ）は第２の画素形成部における液晶層への印加電圧Ｖ２の波形を示している。

図１４において、時点ｔ１から時点ｔ２までの期間に着目すると、対向電極駆動信号ＶＣＯＭおよび補助容量配線駆動信号ＶＣＳの電位はロウレベルとなっており、駆動用映像信号ＶＳの電位はハイレベルとなっている。また、この期間中、１行目の走査信号Ｇ１の電位はハイレベルになっている。これにより、時点ｔ１から時点ｔ２までの期間には、第１の画素形成部の画素容量への書き込みが行われる。このとき、図１４（ａ）に示すように駆動用映像信号ＶＳの電位が４Ｖであれば、時点ｔ２には第１の画素形成部の画素電極の電位ＶＰ１は４Ｖとなる。なお、本説明において、「ハイレベル」および「ロウレベル」の語はデジタル値としての「１」および「０」に対応する電圧レベルを表すために用いるのではなく、基準となる電位に対して極性が正になるものを「ハイレベル」、基準となる電位に対して極性が負になるものを「ロウレベル」という。

時点ｔ２に走査信号Ｇ１の電位がハイレベルからロウレベルに変化すると、第１の画素形成部内のＴＦＴはオフ状態となり画素電極は電気的に浮いた状態となる。この時、画素電極の電位ＶＰ１は、ＴＦＴのゲート電極と画素電極との間の寄生容量の影響を受けて、例えば３．５Ｖに低下する。一方、対向電極駆動信号ＶＣＯＭおよび補助容量配線駆動信号の電位ＶＣＳは時点ｔ２にハイレベルとなる。ここで、上述のとおり第１の画素形成部の画素電極は電気的に浮いた状態となっているので、対向電極駆動信号ＶＣＯＭの電位の上昇に伴って画素電極の電位ＶＰ１も上昇する。対向電極駆動信号ＶＣＯＭの電位の上昇は５Ｖであるので、第１の画素形成部の画素電極の電位ＶＰ１は３．５Ｖから８．５Ｖに上昇する。

その後、時点ｔ４までの期間、走査信号Ｇ１の電位はロウレベルで維持される。このため、第１の画素形成部の画素電極の電位ＶＰ１は、対向電極駆動信号ＶＣＯＭの極性反転に伴って、３．５Ｖの電位と８．５Ｖの電位とが繰り返される。

さらに、図１４において、時点ｔ４から時点ｔ５までの期間に着目すると、対向電極駆動信号ＶＣＯＭおよび補助容量配線駆動信号ＶＣＳの電位はハイレベルとなっており、駆動用映像信号ＶＳの電位はロウレベルとなっている。また、この期間中、１行目の走査信号Ｇ１の電位はハイレベルになっている。これにより、時点ｔ４から時点ｔ５までの期間には、再度、第１の画素形成部の画素容量への書き込みが行われる。このとき、図１４（ａ）に示すように駆動用映像信号ＶＳの電位が０Ｖであれば、時点ｔ５には第１の画素形成部の画素電極の電位ＶＰ１は０Ｖとなる。

時点ｔ５に走査信号Ｇ１の電位がハイレベルからロウレベルに変化すると、画素電極の電位ＶＰ１は、ＴＦＴのゲート電極と画素電極との間の寄生容量の影響を受けて、例えば−０．５Ｖに低下する。一方、対向電極駆動信号ＶＣＯＭおよび補助容量配線駆動信号ＶＣＳの電位は時点ｔ５にロウレベルとなる。ここで、第１の画素形成部の画素電極は電気的に浮いた状態となっているので、対向電極駆動信号ＶＣＯＭの電位の低下に伴って画素電極の電位ＶＰ１も低下する。対向電極駆動信号ＶＣＯＭの電位の低下は５Ｖであるので、第１の画素形成部の画素電極の電位ＶＰ１は−０．５Ｖから−５．５Ｖに低下する。

その後、走査信号Ｇ１の電位はロウレベルで維持されるので、第１の画素形成部の画素電極の電位ＶＰ１は、対向電極駆動信号ＶＣＯＭの極性反転に伴って、−５．５Ｖの電位と−０．５Ｖの電位とが繰り返される。

以上のように動作する結果、第１の画素形成部における液晶層への印加電圧Ｖ１は図１４（ｆ）に示すように変化する。すなわち、印加電圧Ｖ１については、大半の期間、４．５Ｖの電圧あるいは−４．５Ｖの電圧が維持されている。同様にして、第２の画素形成部における液晶層への印加電圧Ｖ２は図１４（ｈ）に示すように変化する。

なお、特開２００１−２８２２０６号公報には、不要な充放電電流を防いで消費電力を低減するために、対向電極をゲートバスラインと同数に分割し、分割された対向電極毎に任意の電圧を与える液晶表示装置の発明が開示されている。
特開２００１−２８２２０６号公報 特開２００１−３４３６６６号公報 特許第３４０２２７７号公報 特開平４−３５９２２６号公報 特開平１０−２３９７１０号公報 特開平１１−１４２８１５号公報

ところが、上述の駆動方法によると、画素電極の電位ＶＰ１が−５．５Ｖの期間には、当該画素電極の電位ＶＰ１と走査信号Ｇ１の電位との電位差は４．５Ｖにすぎない。このため、例えばａ−Ｓｉ（アモルファスシリコン）トランジスタのようにゲートオフに要するドレイン−ゲート間の電圧が大きい素子において、ＴＦＴが充分なオフ特性マージンを有していない場合や、トランジスタの閾値電圧が経時劣化によってマイナス側にシフトしている場合などには、電荷漏れが生じることがある。その結果、画素電極の電位ＶＰ１が負となるフレーム期間において、実効電圧が低下し、輝度低下等の表示上の不具合が生じることがある。また、特開２００１−２８２２０６号公報には、上述した電荷漏れに起因する輝度低下については特に記載されていない。

そこで、本発明は、電荷漏れに起因する輝度低下を抑制することのできる液晶表示装置を提供することを目的とする。

第１の発明は、アクティブマトリクス型の液晶表示装置であって、
複数の走査信号線と複数の映像信号線とが格子状に配置された所定の基板と、
前記所定の基板上において前記複数の走査信号線と前記複数の映像信号線との交差点にそれぞれ対応して設けられた複数の画素電極と、
前記複数の画素電極との間に電圧を印加するために設けられた共通電極と、
前記複数の走査信号線と１対１で対応するように前記所定の基板上に設けられた複数の補助容量配線と、
前記複数の走査信号線を１水平走査期間ずつ順次に駆動するために複数の走査信号を出力する走査信号線駆動回路と、
前記複数の補助容量配線を駆動するために複数の補助容量配線駆動信号を出力する補助容量配線駆動回路と
を備え、
前記共通電極は、第１の所定数の走査信号線毎に設けられ、
各共通電極は、前記第１の所定数の補助容量配線と電気的に接続され、
前記補助容量配線駆動回路は、
各走査信号線に対応して設けられている補助容量配線を駆動する補助容量配線駆動信号を、当該各走査信号線に印加される走査信号の電圧レベルがハイレベルからロウレベルに変化する直前の時点以前の第２の所定数の水平走査期間以内に、前記画素電極と前記共通電極との間に印加されるべき電圧の極性に応じて決定される、予め定められた２つの電圧レベルのうちの一方の電圧レベルに変化させ、
１フレーム期間のうちの少なくとも前記第２の所定数の水平走査期間を除く期間には前記補助容量配線駆動信号の電圧レベルを維持することを特徴とする。

第２の発明は、第１の発明において、
前記第２の所定数は、前記複数の走査信号線の数の１０分の１の数であることを特徴とする。

第３の発明は、第１の発明において、
前記第２の所定数は、１０以下の数であることを特徴とする。

第４の発明は、第１の発明において、
前記第２の所定数は、５以下の数であることを特徴とする。

第５の発明は、第１の発明において、
前記第２の所定数は、２以下の数であることを特徴とする。

第６の発明は、第１から第５までのいずれかの発明において、
前記第１の所定数は、１であることを特徴とする。

第７の発明は、第１から第６までのいずれかの発明において、
前記補助容量配線駆動回路は、前記補助容量配線駆動信号の電圧レベルを１フレーム期間毎にハイレベルとロウレベルとに変化させることを特徴とする。

第８の発明は、第１から第６までのいずれかの発明において、
前記補助容量配線駆動回路は、１フレーム期間のうちの少なくとも前記第２の所定数の水平走査期間を除く期間には前記補助容量配線駆動信号の電圧レベルを０Ｖに維持することを特徴とする。

第９の発明は、第１から第８までのいずれかの発明において、
前記走査信号線駆動回路は、複数の段からなり当該複数の段の各段より所定の間隔でパルス信号を出力するシフトレジスタを含み、
前記補助容量配線駆動回路は、前記シフトレジスタの各段より出力されたパルス信号に基づいて動作することを特徴とする。

第１０の発明は、第１から第９までのいずれかの発明において、
前記走査信号線駆動回路と前記補助容量配線駆動回路とは前記所定の基板上に形成されたドライバモノリシック型であることを特徴とする。

上記第１の発明によれば、共通電極は第１の所定数の走査信号線毎に設けられている。また、各共通電極は第１の所定数の補助容量配線と電気的に接続されているので、当該各共通電極の電位とそれ（共通電極）に接続されている補助容量配線の電位とは等しくなる。このため、第１の所定数毎に補助容量配線を駆動することによって、共通電極毎に信号波形を異ならせることができる。また、各補助容量配線駆動信号の電圧レベルについては、対応する走査信号の電圧レベルがハイレベルからロウレベルに変化する直前の時点以前の第２の所定数の水平走査期間以内に変化し、１フレーム期間内の大半の期間には維持される。このため、画素電極にロウレベルの電圧が印加された後には、次に画素電極にハイレベルの電圧が印加される直前の期間を除いては、共通電極の電圧レベルの変化に伴って当該画素電極の電位がさらに低下することがない。これにより、走査信号の電圧レベルがロウレベルの期間中、当該走査信号の電圧レベルと画素電極の電圧レベルとの差を充分に保つことができる。その結果、電荷漏れに起因する表示不良の発生が抑制される。また、液晶層への印加電圧を大きくすることができるので、表示画像の高輝度化を図ることができる。

上記第２の発明によれば、画素電極にハイレベルの電圧が印加される直前の期間に、走査信号の電圧レベルと画素電極の電圧レベルとの差が充分に確保されない期間を短くすることができる。このため、電荷漏れによる表示不良を効果的に抑制することができる。

上記第３の発明によれば、上記第２の発明と同様、電荷漏れによる表示不良を効果的に抑制することができる。

上記第４の発明によれば、上記第２の発明と同様、電荷漏れによる表示不良を効果的に抑制することができる。

上記第５の発明によれば、上記第２の発明と同様、電荷漏れによる表示不良を効果的に抑制することができる。

上記第６の発明によれば、共通電極は走査信号線と１対１で対応するように設けられる。このため、走査信号線毎に共通電極の信号波形を異ならせることができる。これにより、走査信号線毎のムラが生ずることなく、表示画面全体についての均一な輝度表示が実現される。

上記第７の発明によれば、補助容量配線駆動信号の電圧レベルは１フレーム期間毎に変化する。このため、共通電極の電圧レベルの変化についての周波数が小さくなる。これにより、消費電力が低減され、音鳴りも低減される。

上記第８の発明によれば、大半の期間、補助容量配線駆動信号の電圧レベルは０Ｖとなる。このため、効果的に消費電力を低減することができる。

上記第９の発明によれば、走査信号線駆動回路と補助容量配線駆動回路とはシフトレジスタを共用している。このため、回路規模の増大が抑制され、例えば額縁領域の縮小化を図ることができる。また、製造不良の発生が抑制されるので、歩留まりが向上する。

上記第１０の発明によれば、回路規模の増大が抑制され、例えば額縁領域の縮小化を図ることができる。

以下、本発明の一実施形態について添付図面を参照しつつ説明する。
＜１．液晶表示装置の全体構成および動作＞
図２は、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００と、映像信号線駆動回路３００と、走査側駆動回路４００と、表示部５００とを備えている。走査側駆動回路４００には、シフトレジスタ４１と補助容量配線駆動回路４２とゲート駆動部４３とが含まれている。表示部５００には、複数本（ｎ本）の映像信号線ＳＬ１〜ＳＬｎと、複数本（ｍ本）の走査信号線ＧＬ１〜ＧＬｍと、それら複数本の映像信号線ＳＬ１〜ＳＬｎと複数本の走査信号線ＧＬ１〜ＧＬｍとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部と、各走査信号線ＧＬ１〜ＧＬｍに対応して設けられた補助容量配線ＣＳＬ１〜ＣＳＬｍと、各走査信号線ＧＬ１〜ＧＬｍに対応して設けられた対向電極（共通電極）ＴＤ１〜ＴＤｍとが含まれている。また、この液晶表示装置は対向する１対のガラス基板である第１のガラス基板１０１と第２のガラス基板１０２とを有している。映像信号線駆動回路３００と走査側駆動回路４００と映像信号線ＳＬ１〜ＳＬｎと走査信号線ＧＬ１〜ＧＬｍと補助容量配線ＣＳＬ１〜ＣＳＬｍとは第１のガラス基板１０１上に形成され、対向電極ＴＤ１〜ＴＤｍは第２のガラス基板１０２上に形成されている。また、補助容量配線ＣＳＬ１〜ＣＳＬｍと対向電極ＴＤ１〜ＴＤｍとは転移部ＴＮ１〜ＴＮｍで電気的に接続されている。

図３は、画素形成部の構成を示す回路図である。各画素形成部には、スイッチング素子としてのＴＦＴ５０と、そのＴＦＴ５０のドレイン端子に接続された画素電極５１と、走査信号線ＧＬ毎に設けられた対向電極ＴＤおよび補助容量配線ＣＳＬとが含まれている。画素電極５１と対向電極ＴＤとによって液晶容量５３が形成され、画素電極５１と補助容量配線ＣＳＬとによって補助容量５２が形成されている。そして、液晶容量５３と補助容量５２とによって画素容量が構成されている。また、各ＴＦＴ５０のゲート端子は対応する交差点を通過する走査信号線ＧＬに接続され、各ＴＦＴ５０のソース端子は対応する交差点を通過する映像信号線ＳＬに接続されている。

次に、図２を参照しつつ、各構成要素の動作について説明する。表示制御回路２００は、外部から送られるデータ信号ＤＡＴとタイミング制御信号ＴＳとを受け取り、デジタル映像信号ＤＶと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、および補助容量配線駆動用基準信号ＶＫを出力する。

映像信号線駆動回路３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、表示部５００内の各画素形成部の画素容量を充電するために駆動用映像信号を各映像信号線ＳＬ１〜ＳＬｎに印加する。このとき、映像信号線駆動回路３００では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各映像信号線ＳＬ１〜ＳＬｎに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換され、駆動用映像信号として全ての映像信号線ＳＬ１〜ＳＬｎに一斉に印加される。

走査側駆動回路４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫと補助容量配線駆動用基準信号ＶＫとに基づいて、各走査信号線ＧＬ１〜ＧＬｍにアクティブな走査信号を印加するとともに各補助容量配線ＣＳＬ１〜ＣＳＬｍに交流の補助容量配線駆動信号を印加する。また、上述のとおり補助容量配線ＣＳＬ１〜ＣＳＬｍと対向電極ＴＤ１〜ＴＤｍとは転移部ＴＮ１〜ＴＮｍで電気的に接続されているので、対向電極ＴＤ１〜ＴＤｍには補助容量配線駆動信号と同波形の対向電極駆動信号が印加される。

以上のようにして、各映像信号線ＳＬ１〜ＳＬｎに駆動用映像信号が印加され、各走査信号線ＧＬ１〜ＧＬｍに走査信号が印加され、各対向電極ＴＤ１〜ＴＤｍに対向電極駆動信号が印加されることにより、表示部５００に画像が表示される。

＜２．対向電極の構成＞
図１は、本実施形態における対向電極の構成を模式的に示す平面図である。図１に示すように、この液晶表示装置においては、ｍ本の補助容量配線ＣＳＬ１〜ＣＳＬｍが補助容量配線駆動回路４２から走査信号線（不図示）と平行に伸びるように形成されている。それら補助容量配線ＣＳＬ１〜ＣＳＬｍと１対１で対応するように対向電極ＴＤ１〜ＴＤｍが設けられている。対向電極ＴＤ１〜ＴＤｍはそれぞれ互いに分離されている。また、各対向電極ＴＤ１〜ＴＤｍは、走査信号線が延びる方向を長辺とし、映像信号線が延びる方向を短辺とするほぼ長方形状の形状をしている。

図４は、図１のＡ−Ａ線断面図である。図４に示すように、補助容量配線駆動回路４２と補助容量配線ＣＳＬとは第１のガラス基板１０１に形成され、対向電極ＴＤは第２のガラス基板１０２に形成されている。補助容量配線ＣＳＬと対向電極ＴＤとは、対向電極ＴＤの端部近傍の転移部ＴＮで電気的に接続されている。この転移部ＴＮは、例えばシール材に含有された金などの導電性ビーズで形成されている。

＜３．走査側駆動回路の構成および動作＞
図５は、本実施形態における走査側駆動回路４００の構成を示すブロック図である。この走査側駆動回路４００は、シフトレジスタ４１と補助容量配線駆動回路４２とゲート駆動部４３とを備えている。なお、シフトレジスタ４１とゲート駆動部４３とによって走査信号線駆動回路が実現されている。補助容量配線駆動回路４２には、各補助容量配線ＣＳＬ１〜ＣＳＬｍと１対１で対応するようにクロックドインバータＣＬＩ１〜ＣＬＩｍが設けられている。ゲート駆動部４３には、各走査信号線ＧＬ１〜ＧＬｍと１対１で対応するようにレベルシフタＬＶＳ１〜ＬＶＳｍが設けられている。

シフトレジスタ４１には、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ４１は、これらの信号ＧＳＰ、ＧＣＫに基づき、ゲートスタートパルス信号ＧＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じて、シフトレジスタ４１からパルス信号ＰＬＳ０〜ＰＬＳｍが順次に出力される。

図６は、補助容量配線駆動回路４２内のクロックドインバータＣＬＩの動作について説明するための図である。このクロックドインバータＣＬＩには入力信号ＩＮとクロック信号ＣＬＫとが入力される。また、このクロックドインバータＣＬＩからは出力信号ＯＵＴが出力される。クロック信号ＣＬＫの電位がハイレベルの時には、このクロックドインバータＣＬＩはインバータ回路として機能する。すなわち、クロック信号ＣＬＫの電位がハイレベルの時には、入力信号ＩＮの電位がハイレベルであれば出力信号ＯＵＴの電位はロウレベルとなり、入力信号ＩＮの電位がロウレベルであれば出力信号ＯＵＴの電位はハイレベルとなる。一方、クロック信号ＣＬＫの電位がロウレベルの時には、出力信号ＯＵＴの出力レベルは維持される。

本実施形態では、図５に示すように、クロックドインバータＣＬＩ１には、図６に示したクロック信号ＣＬＫとしてパルス信号ＰＬＳ０が入力され、図６に示した入力信号ＩＮとして補助容量配線駆動用基準信号ＶＫが入力される。そして、クロックドインバータＣＬＩ１からは、図６に示した出力信号ＯＵＴとして補助容量配線駆動信号ＶＣＳ１が出力される。また、クロックドインバータＣＬＩ２〜ＣＬＩｍには、図６に示したクロック信号ＣＬＫとしてパルス信号ＰＬＳ１〜ＰＬＳｍ−１が入力され、図６に示した入力信号ＩＮとして補助容量配線駆動信号ＶＣＳ１〜ＶＣＳｍ−１が入力される。そして、クロックドインバータＣＬＩ２〜ＣＬＩｍからは、図６に示した出力信号ＯＵＴとして補助容量配線駆動信号ＶＣＳ２〜ＶＣＳｍが出力される。

レベルシフタＬＶＳ１〜ＬＶＳｍは、シフトレジスタ４１から出力されるパルス信号ＰＬＳ１〜ＰＬＳｍを受け取り、その電圧レベルを変換して走査信号Ｇ１〜Ｇｍとして出力する。

＜４．駆動方法＞
次に、本実施形態における駆動方法について説明する。図７は、本実施形態における駆動方法を説明するための信号波形図である。本実施形態では、ハイレベルの電位とロウレベルの電位とが１フレーム期間毎に交互に現れる補助容量配線駆動用基準信号ＶＫがクロックドインバータＣＬＩ１に与えられる。なお、以下においては、図７（ｅ）に示すように、補助容量配線駆動用基準信号ＶＫの電位は、時点ｔ１に−１Ｖ（ロウレベルの電位）から４Ｖ（ハイレベルの電位）に変化し、時点ｔ６に４Ｖから−１Ｖに変化するものとして説明する。また、本実施形態においては、第２の所定数が「２」となっている。

まず、クロックドインバータＣＬＩ１についての入出力信号に着目する。図７（ｂ）に示すように、時点ｔ２にパルス信号ＰＬＳ０の電位がハイレベルになると、そのハイレベルの状態が時点ｔ３まで維持される。時点ｔ２から時点ｔ３までの期間には、図７（ｅ）に示すように補助容量配線駆動用基準信号ＶＫの電位は４Ｖになっているので、クロックドインバータＣＬＩ１から出力される補助容量配線駆動信号ＶＣＳ１の電位は−１Ｖとなる。

時点ｔ３にパルス信号ＰＬＳ０の電位がロウレベルになると、そのロウレベルの状態が時点ｔ７まで維持される。上述のように時点ｔ３には補助容量配線駆動信号ＶＣＳ１の電位は−１Ｖとなっているので、時点ｔ３から時点ｔ７までの期間には、補助容量配線駆動信号ＶＣＳ１の電位は−１Ｖで維持される。

時点ｔ７にパルス信号ＰＬＳ０の電位がハイレベルになると、そのハイレベルの状態が時点ｔ８まで維持される。時点ｔ７から時点ｔ８までの期間には、図７（ｅ）に示すように補助容量配線駆動用基準信号ＶＫの電位は−１Ｖになっているので、補助容量配線駆動信号ＶＣＳ１の電位は４Ｖとなる。

以上のようにして、補助容量配線駆動信号ＶＣＳ１の波形は、図７（ｆ）に示すようなものとなる。また、図１に示したように補助容量配線ＣＳＬ１と対向電極ＴＤ１とは転移部ＴＮ１で電気的に接続されているので、図７（ｆ）に示すように、対向電極駆動信号ＶＣＯＭ１の電位と補助容量配線駆動信号ＶＣＳ１の電位とは同じになる。

次に、クロックドインバータＣＬＩ２についての入出力信号に着目する。図７（ｃ）に示すように、時点ｔ３にパルス信号ＰＬＳ１の電位がハイレベルになると、そのハイレベルの状態が時点ｔ４まで維持される。時点ｔ３から時点ｔ４までの期間には、図７（ｆ）に示すように補助容量配線駆動信号ＶＣＳ１の電位は−１Ｖになっているので、クロックドインバータＣＬＩ２から出力される補助容量配線駆動信号ＶＣＳ２の電位は４Ｖとなる。なお、図７（ｃ）にはパルス信号ＰＬＳ１と走査信号Ｇ１とを同波形で示しているが、実際の振幅についてはパルス信号ＰＬＳ１よりも走査信号Ｇ１の方が大きくなっている。

時点ｔ４にパルス信号ＰＬＳ１の電位がロウレベルになると、そのロウレベルの状態が時点ｔ８まで維持される。上述のように時点ｔ４には補助容量配線駆動信号ＶＣＳ２の電位は４Ｖとなっているので、時点ｔ４から時点ｔ８までの期間には、補助容量配線駆動信号ＶＣＳ２の電位は４Ｖで維持される。

時点ｔ８にパルス信号ＰＬＳ１の電位がハイレベルになると、そのハイレベルの状態が時点ｔ９まで維持される。時点ｔ８から時点ｔ９までの期間には、図７（ｆ）に示すように補助容量配線駆動信号ＶＣＳ１の電位は４Ｖになっているので、補助容量配線駆動信号ＶＣＳ２の電位は−１Ｖとなる。

以上のようにして、補助容量配線駆動信号ＶＣＳ２の波形は、図７（ｇ）に示すようなものとなる。また、図１に示したように補助容量配線ＣＳＬ２と対向電極ＴＤ２とは転移部ＴＮ２で電気的に接続されているので、図７（ｇ）に示すように、対向電極駆動信号ＶＣＯＭ２の電位と補助容量配線駆動信号ＶＣＳ２の電位とは同じになる。

次に、第１の画素形成部に着目する。時点ｔ２になると、対向電極駆動信号ＶＣＯＭ１の電位が４Ｖから−１Ｖに低下するのに伴い、画素電極５１の電位ＶＰ１は−０．５Ｖから−５．５Ｖに低下する。時点ｔ３に走査信号Ｇ１の電位がハイレベルになると、そのハイレベルの状態が時点ｔ４まで維持される。時点ｔ３から時点ｔ４までの期間には、図７（ａ）に示すように駆動用映像信号ＶＳの電位は４Ｖになっているので、画素電極５１の電位ＶＰ１は４Ｖとなる。

時点ｔ４になると、走査信号Ｇ１の電位はハイレベルからロウレベルに変化する。この時、画素電極５１の電位ＶＰ１は、ＴＦＴ５０のゲート電極と画素電極５１との間の寄生容量の影響を受けて、４Ｖから３．５Ｖに低下する。画素電極５１の電位ＶＰ１が３．５Ｖに低下した後、時点ｔ７までの期間には、対向電極駆動信号ＶＣＯＭ１の電位は−１Ｖで維持されており、かつ、走査信号Ｇ１の電位はロウレベルで維持されている。従って、画素電極５１の電位ＶＰ１が３．５Ｖに低下した後、時点ｔ７までの期間には、画素電極５１の電位ＶＰ１は３．５Ｖで維持される。

時点ｔ７になると、対向電極駆動信号ＶＣＯＭ１の電位が−１Ｖから４Ｖに上昇するのに伴い、画素電極５１の電位ＶＰ１は３．５Ｖから８．５Ｖに上昇する。時点ｔ８に走査信号Ｇ１の電位がハイレベルになると、そのハイレベルの状態が時点ｔ９まで維持される。時点ｔ８から時点ｔ９までの期間には、図７（ａ）に示すように駆動用映像信号ＶＳの電位は０Ｖになっているので、画素電極５１の電位ＶＰ１は０Ｖとなる。

時点ｔ９になると、走査信号Ｇ１の電位はハイレベルからロウレベルに変化する。この時、画素電極５１の電位ＶＰ１は、ＴＦＴ５０のゲート電極と画素電極５１との間の寄生容量の影響を受けて、０Ｖから−０．５Ｖに低下する。画素電極５１の電位ＶＰ１が−０．５Ｖに低下した後、対向電極駆動信号ＶＣＯＭ１の電位は４Ｖで維持されており、かつ、走査信号Ｇ１の電位はロウレベルで維持されている。従って、画素電極５１の電位ＶＰ１が−０．５Ｖに低下した後、画素電極５１の電位ＶＰ１は−０．５Ｖで維持される。

以上のようにして、第１の画素形成部の画素電極５１の電位ＶＰ１は、図７（ｈ）に示すように変化する。その結果、第１の画素形成部の液晶層に印加される電圧Ｖ１は、図７（ｉ）に示すように変化する。

次に、第２の画素形成部に着目する。時点ｔ３になると、対向電極駆動信号ＶＣＯＭ２の電位が−１から４Ｖに上昇するのに伴い、画素電極５１の電位ＶＰ２は３．５Ｖから８．５Ｖに上昇する。時点ｔ４に走査信号Ｇ２の電位がハイレベルになると、そのハイレベルの状態が時点ｔ５まで維持される。時点ｔ４から時点ｔ５までの期間には、図７（ａ）に示すように駆動用映像信号ＶＳの電位は０Ｖになっているので、画素電極５１の電位ＶＰ２は０Ｖとなる。

時点ｔ５になると、走査信号Ｇ２の電位はハイレベルからロウレベルに変化する。この時、画素電極５１の電位ＶＰ２は、ＴＦＴ５０のゲート電極と画素電極５１との間の寄生容量の影響を受けて、０Ｖから−０．５Ｖに低下する。画素電極５１の電位ＶＰ２が−０．５Ｖに低下した後、時点ｔ８までの期間には、対向電極駆動信号ＶＣＳ２の電位は４Ｖで維持されており、かつ、走査信号Ｇ２の電位はロウレベルで維持されている。従って、画素電極５１の電位ＶＰ２が−０．５Ｖに低下した後、時点ｔ８までの期間には、画素電極５１の電位ＶＰ２は−０．５Ｖで維持される。

時点ｔ８になると、対向電極駆動信号ＶＣＯＭ２の電位が４Ｖから−１Ｖに低下するのに伴い、画素電極５１の電位ＶＰ２は−０．５Ｖから−５．５Ｖに低下する。時点ｔ９に走査信号Ｇ２の電位がハイレベルになると、そのハイレベルの状態が時点ｔ１０まで維持される。時点ｔ９から時点ｔ１０までの期間には、図７（ａ）に示すように駆動用映像信号ＶＳの電位は４Ｖになっているので、画素電極５１の電位ＶＰ２は４Ｖとなる。

時点ｔ１０になると、走査信号Ｇ２の電位はハイレベルからロウレベルに変化する。この時、画素電極５１の電位ＶＰ２は、ＴＦＴ５０のゲート電極と画素電極５１との間の寄生容量の影響を受けて、４Ｖから３．５Ｖに低下する。画素電極５１の電位ＶＰ２が３．５Ｖに低下した後、対向電極駆動信号ＶＣＳ２の電位は−１Ｖで維持されており、かつ、走査信号Ｇ２の電位はロウレベルで維持されている。従って、画素電極５１の電位ＶＰ２が３．５Ｖに低下した後、画素電極５１の電位ＶＰ２は３．５Ｖで維持される。

以上のようにして、第２の画素形成部の画素電極５１の電位ＶＰ２は、図７（ｊ）に示すように変化する。その結果、第２の画素形成部の液晶層に印加される電圧Ｖ２は、図７（ｋ）に示すように変化する。

＜５．効果＞
従来、対向電極は分割されていなかった（全ての走査信号線に共通的に設けられた１つの対向電極が存在していた）ので、走査信号線ＧＬ１〜ＧＬｍ毎に画素形成部への書き込みが行われるようにするため、対向電極は１水平走査期間毎に交流駆動されていた。一方、本実施形態によると、走査信号線ＧＬ１〜ＧＬｍと１対１で対応するように対向電極ＴＤ１〜ＴＤｍが設けられているので、走査信号線ＧＬ１〜ＧＬｍ毎に、対向電極ＴＤ１〜ＴＤｍの電位の変化を異ならせることができる。このため、従来は１水平走査期間毎に対向電極を交流駆動させる構成にしていたが、本実施形態では１フレーム期間毎に対向電極を交流駆動させる構成にすることができる。これにより、例えば図７（ｈ）の時点ｔ９以降のように、第１の画素形成部における画素電極の電位ＶＰ１がロウレベルにあるときに、対向電極の電位の低下に伴って当該画素電極の電位ＶＰ１が低下することはない。第２以降の画素形成部における画素電極の電位についても同様である。その結果、画素電極の電位と走査信号の電位との電位差が小さくなることを抑制することができ、電荷漏れによる表示不良が抑制される。また、駆動用映像信号の振幅や対向電極駆動信号の振幅を大きくしても電荷漏れが生じないので、液晶層への印加電圧を大きくすることができ、高輝度化を図ることができる。

また、上述のように本実施形態によると１フレーム期間毎に対向電極を交流駆動させる構成にすることができるので、１水平走査期間毎に対向電極を交流駆動させる従来の構成に比べて消費電力が低減され、パネルからの音鳴りも低減される。

さらに、本実施形態では、走査側駆動回路４００に補助容量配線駆動回路４２とゲート駆動部４３とが含まれ、補助容量配線駆動回路４２とゲート駆動部４３とはシフトレジスタ４１を共用している。このため、回路規模の増大が抑制されるので、額縁領域の縮小化を図ることができる。また、ドライバ（駆動回路）に起因する製造不良の発生を抑制することができ、歩留まりが向上する。

＜６．変形例＞
＜６．１ 第１の変形例＞
上記実施形態の第１の変形例について、図８および図９を参照しつつ説明する。図８は、本変形例における走査側駆動回路４００の構成を示すブロック図であり、図９は、本変形例における信号波形図である。上記実施形態においては、図５に示すように、各補助容量配線ＣＳＬ１〜ＣＳＬｍと対応付けられているクロックドインバータＣＬＩ１〜ＣＬＩｍには、その１行前の走査信号線に与えられるパルス信号ＰＬＳ０〜ＰＬＳｍ−１がクロック信号ＣＬＫとして入力されていた。また、上記実施形態においては、図７（ｅ）に示すように、補助容量配線駆動用基準信号ＶＫの電位は、時点ｔ１にロウレベルからハイレベルに変化し、時点ｔ６にハイレベルからロウレベルに変化していた。一方、本変形例においては、各補助容量配線ＣＳＬ１〜ＣＳＬｍと対応付けられているクロックドインバータＣＬＩ１〜ＣＬＩｍには、それらと同じ行の走査信号線に与えられるパルス信号ＰＬＳ１〜ＰＬＳｍがクロック信号ＣＬＫとして入力される。また、補助容量配線駆動用基準信号ＶＫの電位は、時点ｔ２にロウレベルからハイレベルに変化し、時点ｔ７にハイレベルからロウレベルに変化している。すなわち、上記実施形態と比べると、１水平走査期間だけ補助容量配線駆動用基準信号ＶＫの電位の変化が遅れている。従って、本変形例においては、第２の所定数が「１」となっている。

本変形例に係る駆動方法によっても、図９（ｇ）や図９（ｉ）に示すように、１水平走査期間毎の対向電極の交流駆動に起因して画素電極の電位と走査信号の電位との電位差が小さくなるということはない。さらに詳しく説明すると、各走査信号Ｇ１〜Ｇｍの電位がハイレベルからロウレベルに変化する時点までに当該各走査信号Ｇ１〜Ｇｍに対応する対向電極ＴＤ１〜ＴＤｍの極性反転が終了していれば良い。但し、対向電極の極性反転が終了した時点から当該対向電極に対応する走査信号の電位がロウレベルからハイレベルに変化する時点までの期間が長くなると、画素電極の電位と走査信号の電位との電位差が小さくなる期間が長くなるので好ましくない。

なお、上記実施形態では「第２の所定数」が「２」、上記第１の変形例では「第２の所定数」が「１」となっているが、本発明はこれに限定されない。例えば、「第２の所定数」を走査信号線ＧＬ１〜ＧＬｍの本数の「１０分の１」にしたり、「第２の所定数」を「１０以下の数」にするなどして、「第２の所定数」を充分に小さい値にすれば良い。また、「第２の所定数」を「５以下の数」、さらには「２以下の数」にすることで電荷漏れを更に効果良く抑制することができる。

＜６．２ 第２の変形例＞
上記実施形態の第２の変形例について、図１０および図１１を参照しつつ説明する。図１０は、本変形例における走査側駆動回路４００の構成を示すブロック図であり、図１１は、本変形例における信号波形図である。本変形例に係る走査側駆動回路４００の補助容量配線駆動回路４２には、各補助容量配線ＣＳＬ１〜ＣＳＬｍに対応するようにして、ＳＲ型フリップフロップ回路ＳＲＦＦ１〜ｍと、クロックドインバータＣＬＩ１〜ＣＬＩｍと、インバータＩＮＶａ１〜ＩＮＶａｍ、ＩＮＶｂ１〜ＩＮＶｂｍと、ＡＮＤ回路ＡＮＤａ１〜ＡＮＤａｍ、ＡＮＤｂ１〜ＡＮＤｂｍと、スイッチＳＷａ１〜ＳＷａｍ、ＳＷｂ１〜ＳＷｂｍ、ＳＷｃ１〜ＳＷｃｍとが設けられている。

１行目に着目して説明すると、ＳＲ型フリップフロップ回路ＳＲＦＦ１のセット端子にはパルス信号ＰＬＳ０が入力され、リセット端子にはパルス信号ＰＬＳ２が入力される。その結果、出力端子からは図１１（ｆ）に示すような信号ＳＲＯ１が出力される。その信号ＳＲＯ１は、ＡＮＤ回路ＡＮＤａ１、ＡＮＤｂ１に与えられるとともに、インバータＩＮＶａ１に与えられる。クロックドインバータＣＬＩ１には、クロック信号としてパルス信号ＰＬＳ０が入力され、入力信号として補助容量配線駆動用基準信号ＶＫが入力される。その結果、クロックドインバータＣＬＩ１からは、図１１（ｇ）に示すような信号ＣＩＯ１が出力される。その信号ＣＩＯ１はＡＮＤ回路ＡＮＤａ１に与えられるとともに、その信号ＣＩＯ１の反転信号がＡＮＤ回路ＡＮＤｂ１に与えられる。スイッチＳＷａ１にはグラウンド電位ＧＮＤが与えられ、スイッチＳＷｂ１には高電位ＶｃｓＨが与えられ、スイッチＳＷｃ１には低電位ＶｃｓＬが与えられる。また、インバータＩＮＶａ１からの出力信号がスイッチＳＷａ１のオン／オフを制御し、ＡＮＤ回路ＡＮＤａ１からの出力信号がスイッチＳＷｂ１のオン／オフを制御し、ＡＮＤ回路ＡＮＤｂ１からの出力信号がスイッチＳＷｃ１のオン／オフを制御する。

以上のような構成により、補助容量配線駆動信号ＶＣＳ１の電位と対向電極駆動信号ＶＣＯＭ１の電位の変化は、図１１（ｈ）に示すようなものとなる。上記実施形態においては、図７（ｆ）、（ｇ）に示すように、補助容量配線駆動信号ＶＣＳおよび対向電極駆動信号ＶＣＯＭは１フレーム期間毎に４Ｖの電位と−１Ｖの電位とが現れる信号とされていた。一方、本変形例においては、補助容量配線駆動信号ＶＣＳおよび対向電極駆動信号ＶＣＯＭの電位は、０Ｖを基準として所定の範囲内で変化している。このように、本変形例によれば、大半の期間、補助容量配線駆動信号ＶＣＳおよび対向電極駆動信号ＶＣＯＭの電位が０Ｖとなるので、効果的に消費電力が低減される。

＜６．３ 第３の変形例＞
上記実施形態においては、走査側駆動回路４００に補助容量配線ＣＳＬ１〜ＣＳＬｍを駆動するための補助容量配線駆動回路４２と走査信号線ＧＬ１〜ＧＬｍを駆動するためのゲート駆動部４３とが含まれ、補助容量配線駆動回路４２とゲート駆動部４３とがシフトレジスタ４１を共用する構成となっているが、本発明はこれに限定されず、補助容量配線駆動回路４２は走査側駆動回路４００に含まれていなくても良い。例えば、各補助容量配線ＣＳＬ１〜ＣＳＬｍと１対１で対応するように、図１２に示すような選択回路４５を備える構成にしても良い。この場合、選択回路４５には４Ｖと−１Ｖの電位を与え、選択信号ＳＥＬによって１フレーム期間毎に４Ｖと−１Ｖとを交互に選択し、当該選択された電位の信号を補助容量配線駆動信号ＶＣＳとして出力すれば良い。

＜６．４ 第４の変形例＞
上記実施形態においては、補助容量配線ＣＳＬ１〜ＣＳＬｍと１対１で対応するように対向電極ＴＤ１〜ＴＤｍが設けられているが、本発明はこれに限定されない。例えば、図１３に示すように、３本の補助容量配線毎に１つの対向電極を備える構成にすることもできる。この場合、補助容量配線を３本毎に駆動することによって、各対向電極の信号波形を異ならせることができる。また、補助容量配線駆動信号および抵抗電極駆動信号の極性反転は、それら３本の補助容量配線のうち最後に駆動されるものに対応する走査信号がハイレベルからロウレベルに変化する直前の時点以前の所定期間（第２の所定数の水平走査期間以内）に行われれば良い。

＜６．５ その他＞
上記実施形態においては、画素電極と対向電極とがそれぞれ異なるガラス基板に設けられていることを前提にして説明しているが、本発明はこれに限定されず、両電極が同一の基板に設けられたＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）方式の液晶表示装置にも適用することができる。

本発明の一実施形態における対向電極の構成を模式的に示す平面図である。 上記実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。 上記実施形態において、画素形成部の構成を示す回路図である。 図１のＡ−Ａ線断面図である。 上記実施形態における走査側駆動回路の構成を示すブロック図である。 上記実施形態において、補助容量配線駆動回路内のクロックドインバータの動作について説明するための図である。 上記実施形態における駆動方法を説明するための信号波形図である。 上記実施形態の第１の変形例における走査側駆動回路の構成を示すブロック図である。 上記実施形態の第１の変形例における信号波形図である。 上記実施形態の第２の変形例における走査側駆動回路の構成を示すブロック図である。 上記実施形態の第２の変形例における信号波形図である。 上記実施形態の第３の変形例において、選択回路について説明するための図である。 上記実施形態の第４の変形例における対向電極の構成を模式的に示す平面図である 従来例における駆動方法を説明するための信号波形図であるある。

符号の説明

４１…シフトレジスタ
４２…補助容量配線駆動回路
４３…ゲート駆動部
５１…画素電極
１０１…第１のガラス基板
１０２…第２のガラス基板
２００…表示制御回路
３００…映像信号線駆動回路
４００…走査側駆動回路
５００…表示部
ＣＬＩ１〜ＣＬＩｍ…クロックドインバータ
ＣＳＬ１〜ＣＳＬｍ…補助容量配線
ＧＬ１〜ＧＬｍ…走査信号線
ＳＬ１〜ＳＬｎ…映像信号線
ＴＤ１〜ＴＤｍ…対向電極
ＴＮ…転移部
ＬＶＳ…レベルシフタ

Claims (10)

1. アクティブマトリクス型の液晶表示装置であって、
   複数の走査信号線と複数の映像信号線とが格子状に配置された所定の基板と、
   前記所定の基板上において前記複数の走査信号線と前記複数の映像信号線との交差点にそれぞれ対応して設けられた複数の画素電極と、
   前記複数の画素電極との間に電圧を印加するために設けられた共通電極と、
   前記複数の走査信号線と１対１で対応するように前記所定の基板上に設けられた複数の補助容量配線と、
   前記複数の走査信号線を１水平走査期間ずつ順次に駆動するために複数の走査信号を出力する走査信号線駆動回路と、
   前記複数の補助容量配線を駆動するために複数の補助容量配線駆動信号を出力する補助容量配線駆動回路と
   を備え、
   前記共通電極は、第１の所定数の走査信号線毎に設けられ、
   各共通電極は、前記第１の所定数の補助容量配線と電気的に接続され、
   前記補助容量配線駆動回路は、
   各走査信号線に対応して設けられている補助容量配線を駆動する補助容量配線駆動信号を、当該各走査信号線に印加される走査信号の電圧レベルがハイレベルからロウレベルに変化する直前の時点以前の第２の所定数の水平走査期間以内に、前記画素電極と前記共通電極との間に印加されるべき電圧の極性に応じて決定される、予め定められた２つの電圧レベルのうちの一方の電圧レベルに変化させ、
   １フレーム期間のうちの少なくとも前記第２の所定数の水平走査期間を除く期間には前記補助容量配線駆動信号の電圧レベルを維持することを特徴とする、液晶表示装置。
2. 前記第２の所定数は、前記複数の走査信号線の数の１０分の１の数であることを特徴とする、請求項１に記載の液晶表示装置。
3. 前記第２の所定数は、１０以下の数であることを特徴とする、請求項１に記載の液晶表示装置。
4. 前記第２の所定数は、５以下の数であることを特徴とする、請求項１に記載の液晶表示装置。
5. 前記第２の所定数は、２以下の数であることを特徴とする、請求項１に記載の液晶表示装置。
6. 前記第１の所定数は、１であることを特徴とする、請求項１から５までのいずれか１項に記載の液晶表示装置。
7. 前記補助容量配線駆動回路は、前記補助容量配線駆動信号の電圧レベルを１フレーム期間毎にハイレベルとロウレベルとに変化させることを特徴とする、請求項１から６までのいずれか１項に記載の液晶表示装置。
8. 前記補助容量配線駆動回路は、１フレーム期間のうちの少なくとも前記第２の所定数の水平走査期間を除く期間には前記補助容量配線駆動信号の電圧レベルを０Ｖに維持することを特徴とする、請求項１から６までのいずれか１項に記載の液晶表示装置。
9. 前記走査信号線駆動回路は、複数の段からなり当該複数の段の各段より所定の間隔でパルス信号を出力するシフトレジスタを含み、
   前記補助容量配線駆動回路は、前記シフトレジスタの各段より出力されたパルス信号に基づいて動作することを特徴とする、請求項１から８までのいずれか１項に記載の液晶表示装置。
10. 前記走査信号線駆動回路と前記補助容量配線駆動回路とは前記所定の基板上に形成されたドライバモノリシック型であることを特徴とする、請求項１から９までのいずれか１項に記載の液晶表示装置。

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