JPS5915214B2 - 多重レベル出力装置 - Google Patents
多重レベル出力装置Info
- Publication number
- JPS5915214B2 JPS5915214B2 JP12788777A JP12788777A JPS5915214B2 JP S5915214 B2 JPS5915214 B2 JP S5915214B2 JP 12788777 A JP12788777 A JP 12788777A JP 12788777 A JP12788777 A JP 12788777A JP S5915214 B2 JPS5915214 B2 JP S5915214B2
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- Japan
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- level
- output
- power supply
- circuit
- driving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
- H03K4/026—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform using digital techniques
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は多重レベル出力装置に係り、ＭＯＳＦＥＴ（Ｍ
Ｏ８形電界効果トランジスタ）のしきい値電圧ｖｔｈの
製造上のバラツキによる影響を除去し絶対出力レベルの
高い多重レベル出力装置を提供することを目的とする。
Ｏ８形電界効果トランジスタ）のしきい値電圧ｖｔｈの
製造上のバラツキによる影響を除去し絶対出力レベルの
高い多重レベル出力装置を提供することを目的とする。
第１〜３図はＭＯＳＦＥＴを用いた従来の多重レベル出
力回路の異なる例を示す回路図である。
力回路の異なる例を示す回路図である。
第１図の例は電源電圧端子ＶＤＤとＧＮＤ端子間を抵抗
素子Ｒ１〜ＲＮ＋ｔを縦続接続し隣接抵抗素子端子点と
出力端子間を伝送用ＭＯ８ＦＥＴ。
素子Ｒ１〜ＲＮ＋ｔを縦続接続し隣接抵抗素子端子点と
出力端子間を伝送用ＭＯ８ＦＥＴ。
Ｍ、−＝ＭＮで接続して構成される。
その動作はＭ１〜ＭＮのいずれか１つがＯＮで他はＯＦ
Ｆとすることで抵抗素子とＭ１〜ＭＮのしきい値電圧ｖ
ｔｈとによって多重レベル出力が得られる。
Ｆとすることで抵抗素子とＭ１〜ＭＮのしきい値電圧ｖ
ｔｈとによって多重レベル出力が得られる。
第２図の例はＮＯＲ回路を利用したもので１つの負荷用
ＭＯ８ＦＥＴＭｏに対しＯＮ抵抗の異なる駆動用ＭＯ８
ＦＥＴＭ１〜ＭＮを接続した構成である。
ＭＯ８ＦＥＴＭｏに対しＯＮ抵抗の異なる駆動用ＭＯ８
ＦＥＴＭ１〜ＭＮを接続した構成である。
この動作はＭ２〜ＭＮのいずれか１つがＯＮで他はＯＦ
ＦとすることでＭ１〜ＭＨのＯＮ抵抗とＭｌの抵抗で決
まる多重レベル出力が得られる。
ＦとすることでＭ１〜ＭＨのＯＮ抵抗とＭｌの抵抗で決
まる多重レベル出力が得られる。
第３図の例では負荷用ＭＯ８ＦＥＴＭｏがデプレッショ
ン型ＦＥＴである以外は第２図の例と同様な多重レベル
出力が得られる。
ン型ＦＥＴである以外は第２図の例と同様な多重レベル
出力が得られる。
しかしながら、上記の第１図の例では駆動用ＭＯ８ＦＥ
Ｔ、Ｍ１〜ＭＮ、第２図及び第３図の例では負荷用ＭＯ
８ＦＥＴＭ。
Ｔ、Ｍ１〜ＭＮ、第２図及び第３図の例では負荷用ＭＯ
８ＦＥＴＭ。
のしきい値電圧ｖｔｈだけ出力レベルは電源電圧ＶＤＤ
より低くなり絶対レベルの高い出力が得られない。
より低くなり絶対レベルの高い出力が得られない。
また第２図及び第３図の例では負荷用ＭＯ８ＦＥＴＭｏ
と駆動用ＭＯ８ＦＥＴＭ１〜ＭＮとでＯＮ抵抗がしきい
値電圧ｖｔｈのバラツキ及び電源電圧に基づいて変動す
るため精度の良い多重レベル出力が得られない欠点があ
る。
と駆動用ＭＯ８ＦＥＴＭ１〜ＭＮとでＯＮ抵抗がしきい
値電圧ｖｔｈのバラツキ及び電源電圧に基づいて変動す
るため精度の良い多重レベル出力が得られない欠点があ
る。
本発明は上記の欠点を除去するためになされたものであ
り、その目的とするところは回路構成の上で負荷用Ｍ’
ＯＳ Ｆ Ｅ Ｔをなくしてしきい値電圧のバラツキの
影響およびしきい値電圧ｖｔｈ分のレベル低下を無くす
ることが出来る多重レベル出力装置を提供することにあ
る。
り、その目的とするところは回路構成の上で負荷用Ｍ’
ＯＳ Ｆ Ｅ Ｔをなくしてしきい値電圧のバラツキの
影響およびしきい値電圧ｖｔｈ分のレベル低下を無くす
ることが出来る多重レベル出力装置を提供することにあ
る。
以下図面を参照し、本発明の実施例を詳細に説明する。
第４図は本発明の一実施例を示す多重レベル出力装置の
回路図であり、多重レベル出力の数Ｎに従って負荷用抵
抗素子Ｒ８に対して抵抗素子Ｒ１及び駆動用ＭＯ８ＦＥ
ＴＭ１乃至最終列のＲＮ及びＭＮからなる直列回路を夫
々並列接続した多重レベル出力回路と負荷用抵抗素子Ｒ
Ｌに対して抵抗素子ＲＤ及び駆動用ＭＯ８ＦＥＴＭＤを
縦続接続しＭＤのゲート入力を電源ＶＤＤに接続した基
準レベル回路とで構成されている。
回路図であり、多重レベル出力の数Ｎに従って負荷用抵
抗素子Ｒ８に対して抵抗素子Ｒ１及び駆動用ＭＯ８ＦＥ
ＴＭ１乃至最終列のＲＮ及びＭＮからなる直列回路を夫
々並列接続した多重レベル出力回路と負荷用抵抗素子Ｒ
Ｌに対して抵抗素子ＲＤ及び駆動用ＭＯ８ＦＥＴＭＤを
縦続接続しＭＤのゲート入力を電源ＶＤＤに接続した基
準レベル回路とで構成されている。
なお、抵抗素子Ｒ１〜ＲＮは多重レベル数Ｎに応じて夫
夫異なる抵抗値を有している。
夫異なる抵抗値を有している。
上記の回路構成において、駆動用ＭＯ８ＦＥＴＭ。
〜ＭＮのゲートには、いずれか１つに駆動用ＭＯ８ＦＥ
ＴがＯＮする入力信号を印加すると他のゲートには１駆
動用ＭＯ８ＦＥＴがＯＦＦする入力信号を印加する。
ＴがＯＮする入力信号を印加すると他のゲートには１駆
動用ＭＯ８ＦＥＴがＯＦＦする入力信号を印加する。
また１、駆動用ＭＯ８ＦＥＴＭＩのゲートには電源ＶＤ
Ｄを印加する。
Ｄを印加する。
ＭｌがＯＮすとＭ２〜ＭＮがＯＦＦ故にＲ８とＲ１およ
びＭｌのＯＮ抵抗によって決まる出力レベルがＯＵＴ端
子に得られる。
びＭｌのＯＮ抵抗によって決まる出力レベルがＯＵＴ端
子に得られる。
また、Ｍ２〜ＭＮの何れか１つＯＮした時のレベル出力
は前記同様な原理によって得られる。
は前記同様な原理によって得られる。
すなわち、Ｒ１〜ＲＮの抵抗値が異なっているためＯＵ
Ｔ端子に於いてはＮ種類のレベル出力が得られることに
なる。
Ｔ端子に於いてはＮ種類のレベル出力が得られることに
なる。
Ｒｏの抵抗値を小さく、Ｒ１〜ＲＮのいずれかの抵抗値
を大きくすれば出力レベルは電源電圧よりしきい値電圧
ｖｔｈ低くなることなく原理的に給体レベルの高い出力
が得られ、また、Ｍ１〜ＭＮの全てがＯＦＦのとき出力
レベルは電源電圧ＶＤＤに等しくなる。
を大きくすれば出力レベルは電源電圧よりしきい値電圧
ｖｔｈ低くなることなく原理的に給体レベルの高い出力
が得られ、また、Ｍ１〜ＭＮの全てがＯＦＦのとき出力
レベルは電源電圧ＶＤＤに等しくなる。
一方、上記出力レベルに対してこれと比較される基準レ
ベルを与えるＲＥＦ端子の出力レベルは、ＲＬ ｐ Ｒ
ＤおよびＭＤのＯＮ抵抗によって決められる。
ベルを与えるＲＥＦ端子の出力レベルは、ＲＬ ｐ Ｒ
ＤおよびＭＤのＯＮ抵抗によって決められる。
ここでＭＤのゲート入力は電源電圧端子ＶＤＤに接続さ
れているため、電源電圧の変動による影響を除いて常時
ＲＥＦ端子の出力レベルは一定となる。
れているため、電源電圧の変動による影響を除いて常時
ＲＥＦ端子の出力レベルは一定となる。
一般に多重レベルの基準となるレベルは接地電位または
電源電圧ＶＤＤが多く用いられている。
電源電圧ＶＤＤが多く用いられている。
１つの出力回路に用いられる多重出力レベル信号は基準
レベルと多重出力レベルとの差電圧によって多重信号の
識別が行なわれている。
レベルと多重出力レベルとの差電圧によって多重信号の
識別が行なわれている。
しかし、ＭＯ８ＦＥＴ回路に於いて接地電位または電源
電圧ＶＤＤを基準レベルを用いた場合、しきい値電圧ｖ
ｔｈのバラツキによって多重出力レベルが接地電位また
は電源電圧ＶＤＤより大きくずれるため多重出力レベル
と多重信号の対応が正確に行なわれない。
電圧ＶＤＤを基準レベルを用いた場合、しきい値電圧ｖ
ｔｈのバラツキによって多重出力レベルが接地電位また
は電源電圧ＶＤＤより大きくずれるため多重出力レベル
と多重信号の対応が正確に行なわれない。
したがって本発明ではしきい値電圧ｖｔｈのバラツキの
影響を取り除くために基準レベルを接地電位または電源
電圧ＶＤＤとせず、しきい値電圧ｖｔｈのバラツキに従
って基準レベルも多重出力レベルと同じように変動させ
ることによりしきい値電圧ｖｔｈのバラツキの影響を除
去するようになされている。
影響を取り除くために基準レベルを接地電位または電源
電圧ＶＤＤとせず、しきい値電圧ｖｔｈのバラツキに従
って基準レベルも多重出力レベルと同じように変動させ
ることによりしきい値電圧ｖｔｈのバラツキの影響を除
去するようになされている。
なお、以上の実施例でプロセスに於けるマスク合せのズ
レの影響を除くためにＭＯＳＦＥＴおよび抵抗素子のパ
ターン構成は作図上のＸまたはＹ軸と同一方向にするこ
とが極めて効果の良い結果を生ずる。
レの影響を除くためにＭＯＳＦＥＴおよび抵抗素子のパ
ターン構成は作図上のＸまたはＹ軸と同一方向にするこ
とが極めて効果の良い結果を生ずる。
また、本発明は単一低電圧電源を用いたＭＯ８回路に於
いて広く利用できる。
いて広く利用できる。
上述の如く本発明による多重レベル出力装置によればＭ
ＯＳＦＥＴのしきい値電圧ｖｔｈのバラツキによる影響
を除去し、電源電圧端子迄の多重レベル出力が得られる
効果がある。
ＯＳＦＥＴのしきい値電圧ｖｔｈのバラツキによる影響
を除去し、電源電圧端子迄の多重レベル出力が得られる
効果がある。
第１図〜第３図は従来の多重レベル出力回路の異なる例
を示す回路図、第４図は本発明の一実施例を示す多重レ
ベル出力装置の回路図である。 なお、図中同一符号は同一または相当部分を示す。 Ｒｏ・・・・・・負荷用抵抗素子、Ｒ１〜ＲＮ・・・・
・・抵抗素子、Ｍ１〜ＭＮ・・・・駆動用ＭＯ８ＦＥＴ
、ＲＬ・・・・・・負荷用抵抗素子、ＲＤ・・・・・・
抵抗素子、ＭＤ・・・・・・駆動用ＭＯ８ＦＥＴ。
を示す回路図、第４図は本発明の一実施例を示す多重レ
ベル出力装置の回路図である。 なお、図中同一符号は同一または相当部分を示す。 Ｒｏ・・・・・・負荷用抵抗素子、Ｒ１〜ＲＮ・・・・
・・抵抗素子、Ｍ１〜ＭＮ・・・・駆動用ＭＯ８ＦＥＴ
、ＲＬ・・・・・・負荷用抵抗素子、ＲＤ・・・・・・
抵抗素子、ＭＤ・・・・・・駆動用ＭＯ８ＦＥＴ。
Claims (1)
- １ Ｎ個の駆動用ＭＯ８ＦＥＴとこれらの駆動用ＭＯ８
ＦＥＴにそれぞれ縦続接続された抵抗値の異なるＮ個の
抵抗素子とを互いに並列接続して第１の負荷用抵抗素子
に直列接続した多重レベル出力回路、及び第２の負荷用
抵抗素子に縦続接続されかつゲートが電源電圧端子に接
続された駆動用ＭＯＳ Ｆ Ｅ ＴとこのＭＯＳＦＥＴ
に縦続接続された抵抗素子とからなり、前記多重レベル
出力回路の出力点に対して相対基準レベルを与える基準
レベル回路を備えたことを特徴とする多重レベル出力装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12788777A JPS5915214B2 (ja) | 1977-10-24 | 1977-10-24 | 多重レベル出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12788777A JPS5915214B2 (ja) | 1977-10-24 | 1977-10-24 | 多重レベル出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5460850A JPS5460850A (en) | 1979-05-16 |
| JPS5915214B2 true JPS5915214B2 (ja) | 1984-04-07 |
Family
ID=14971105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12788777A Expired JPS5915214B2 (ja) | 1977-10-24 | 1977-10-24 | 多重レベル出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915214B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3023410U (ja) * | 1995-10-02 | 1996-04-16 | 雅宏 荻野 | スイッチ・コンセントボックス支持金具 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190417A (en) * | 1981-05-18 | 1982-11-24 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
| US7124221B1 (en) | 1999-10-19 | 2006-10-17 | Rambus Inc. | Low latency multi-level communication interface |
-
1977
- 1977-10-24 JP JP12788777A patent/JPS5915214B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3023410U (ja) * | 1995-10-02 | 1996-04-16 | 雅宏 荻野 | スイッチ・コンセントボックス支持金具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5460850A (en) | 1979-05-16 |
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