JPS59151498A - High density multilayer circuit board - Google Patents
High density multilayer circuit boardInfo
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- JPS59151498A JPS59151498A JP2568183A JP2568183A JPS59151498A JP S59151498 A JPS59151498 A JP S59151498A JP 2568183 A JP2568183 A JP 2568183A JP 2568183 A JP2568183 A JP 2568183A JP S59151498 A JPS59151498 A JP S59151498A
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- conductor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 本発明は高密度多層配線基板に関する。[Detailed description of the invention] The present invention relates to a high-density multilayer wiring board.
従来この種の多層配線基板は、クロム(Cr)/パラジ
ウム(Pd)/銅(Cu)などのメタルシステムで構成
された導体配線とこれら導体配線の層間絶縁体としての
感光性分を含まないポリイミドとで多層化されている。Conventionally, this type of multilayer wiring board consists of conductor wiring composed of a metal system such as chromium (Cr)/palladium (Pd)/copper (Cu), and polyimide containing no photosensitive component as an interlayer insulator between these conductor wirings. It is multi-layered.
このため、上下層の導体配線を電気的に接続するための
パイ7ホールは次のようにして形成される。パすなわち
、tず、ポリイミド表面にフォトレ−)、()が塗布さ
れ、□露光、現像により選択的にフォトレジストが窓あ
けされる。その後でこのフォトレジストをエツチングレ
ジストとしてポリイ之Vがエツチングされてバイアホー
ルが形成されてい名。Therefore, the pi-7 hole for electrically connecting the conductor wiring in the upper and lower layers is formed as follows. That is, photoresist (), () is applied to the polyimide surface, and windows are selectively opened in the photoresist by exposure and development. Then, using this photoresist as an etching resist, the polyimide film is etched to form a via hole.
しかし、この方法ではフォトレジストの使用が必要不町
決となり、″解像度、ピンホールおよび工数め面で欠点
系ある。However, this method requires the use of photoresist and has drawbacks in terms of resolution, pinholes, and man-hours.
本楯明6目的′r′=’、’i述の欠点を解決するよう
tcした高″一度4’−配置基板番提供することにある
。The purpose of this shield is to provide a high-level 4'-placement board number to solve the drawbacks mentioned above.
本発□明め基板はクロム(Cr)/パラジウム(Pd)
/銅(Cu)膜の3層構成を有する複数の導体配線線と
感光性ポリイミドを用いたとれら導体配線の層間絶縁体
とを含む。The substrate of this invention is chromium (Cr)/palladium (Pd)
The present invention includes a plurality of conductor wiring lines having a three-layer structure of copper (Cu) films and an interlayer insulator between the conductor wiring lines using photosensitive polyimide.
次に本発明め一実゛施例を図面を参照して詳細に ′
説明する。Next, an embodiment of the present invention will be described in detail with reference to the drawings.
explain.
第1図を参照すると、本発明の一実施例は、アルミナ(
Al*Os)などを主成分、とするセラミック基板11
、このセラミック基板11の表面に形成された第1の導
体層12、この第2の導体層14との接続部分15を除
いた全表面にコーティングされた感光性g I) (ミ
’ド樹脂からなる絶縁層13、およびこの絶縁層1’3
(7)上に形成iれた第2の導体層15今ら構晟狂て!
る。Referring to FIG. 1, one embodiment of the present invention uses alumina (
Ceramic substrate 11 whose main component is Al*Os) etc.
, the first conductor layer 12 formed on the surface of this ceramic substrate 11, and the photosensitive g I) coated on the entire surface except for the connection part 15 with this second conductor layer 14 (from a middle resin). the insulating layer 13, and this insulating layer 1'3
(7) The structure of the second conductor layer 15 formed on top is now out of order!
Ru.
前記感光性ポリイミド樹脂からなる絶縁層13の膜厚は
1〜20ミクロン程度で2〜4の比誘電率0.005〜
0.02の誘電圧接(IMHz)か919130以上の
絶縁抵抗が得られる。The thickness of the insulating layer 13 made of the photosensitive polyimide resin is about 1 to 20 microns, and the dielectric constant is 0.005 to 2 to 4.
A dielectric voltage junction (IMHz) of 0.02 or an insulation resistance of 919130 or more can be obtained.
前記導体配線12および14はクロムCCr’)/パラ
ジウム(Pd ) /銅(Cu)の3層構成を有してい
る。The conductor wirings 12 and 14 have a three-layer structure of chromium (CCr')/palladium (Pd)/copper (Cu).
これを第2図を参照しながら詳述する。This will be explained in detail with reference to FIG.
第2図を参照すると、前記第1の導体層12は500〜
Looof(オンゲスドロFA)の厚さのり□”四ム(
Cr)膜22と、このクロム(Cr)膜22の上に形成
さ些た500〜Looo!(オンゲスドロゲA)の厚さ
のパラジウム(Pd)膜23と、このパラジウム(Pd
)膜23の上に形成されたIQOOO〜5QO00X(
オングストローム)の銅(Cu)膜。Referring to FIG. 2, the first conductor layer 12 has a thickness of 500~
Looof (Ongesudro FA) thickness glue □”4m (
Cr) film 22 and a small amount of 500~Looo! A palladium (Pd) film 23 with a thickness of
) formed on the film 23 from IQOOO to 5QO00X(
angstrom) copper (Cu) film.
24とから構成されている。It consists of 24.
なお、この実施例では2層の導体層12および14を説
明したが、絶縁層13を介在させて“3層以上の多層構
成を実現できる。In this embodiment, two conductor layers 12 and 14 have been described, but by interposing an insulating layer 13, a multilayer structure of three or more layers can be realized.
ここで、感光性ボリイ柵゛絶縁だ25の形門方法を第3
A図〜第3D図を参興して詳細に説明する。Here, the third method of forming 25 types of photosensitive polyurethane insulation
This will be explained in detail with reference to Figures A to 3D.
第3A図を参照すると、セラミック基板31の上に導体
配線が形成されている。第3B図を参照すると、第3A
図のセラミック基板31および導体配線32の表面に感
光性ポリイミド33がスピンコータ、スプレーコータ、
iたはロールコータなどで所定の厚さに塗布されている
。Referring to FIG. 3A, conductor wiring is formed on a ceramic substrate 31. As shown in FIG. Referring to Figure 3B, 3A
Photosensitive polyimide 33 is coated on the surfaces of the ceramic substrate 31 and conductor wiring 32 shown in the figure using a spin coater, a spray coater, etc.
Alternatively, it is applied to a predetermined thickness using a roll coater or the like.
従来ならばここアバイアホー、ル形成のため(1、フォ
トレジストが塗布され、と9フオトレジストが露光現像
により窓あけさ些る。、、さらに、うの窓あけされて霧
出されたボリイミ、ドのみが工、ツチン。Conventionally, in order to form an abare hole, (1) a photoresist is applied, and (9) a window is opened by exposing and developing the photoresist. Chisel work, tuchin.
グされている。is being logged.
第3C図を参照すると、本発明では感光性ポリイミドを
使用しているため、1蕗光用マスク34を通して紫外線
(300〜450111の波長)を直接露光すれば、紫
外線の照射された感光性ポリイミド33′が光硬化され
る。光竺化され4か、った部分が、さらに、アルコール
系の現像液により除去され、300〜400℃のN1雰
囲気で硬化される。この硬化はイミド化を意味する。こ
の結果第3D図を参照すると、ポリイミド絶縁体33“
が形成できる。このため、フォトレジストが全く不撃生
なる。Referring to FIG. 3C, since photosensitive polyimide is used in the present invention, if ultraviolet rays (wavelengths from 300 to 450,111) are directly exposed through a photomask 34, the photosensitive polyimide 33 irradiated with ultraviolet rays ' is photocured. The light-grained portion is further removed with an alcohol-based developer and cured in an N1 atmosphere at 300 to 400°C. This hardening means imidization. As a result, referring to FIG. 3D, the polyimide insulator 33"
can be formed. For this reason, the photoresist is completely unfavorable.
発明の効果、本発明には、多層用絶縁体(感光性ポリイ
ミドを使用することでフチイアホールが微細で、絶縁性
の良好なポリイミド勢縁体を有する高密度多層配線基板
を形成できる。という効果瀘あるO
・・ □5−Effects of the Invention The present invention has the advantage that by using a multilayer insulator (photosensitive polyimide), it is possible to form a high-density multilayer wiring board having a polyimide substrate with fine edge holes and good insulation properties. There is an O
・・ □5−
り基板、12・・・・・・第1の導体配線、13・・・
・・・感光性ポリイミド、14・・・・・・第2の導体
配線、・15・・・・・・バイアホール、22・・・用
クロム(Cr)膜、 23・・・・・・パラジウム(
Pd)膜、24・・・・・・銅(Cu )膜、26・・
・・・・クロム(Cr )膜、27・・・・・・パラジ
ウム(Pd)膜、28 ・・−−−−銅(Cu )膜、
l 3’−m、−*光硬化−した感光性ポリイミド、1
3“囮・・キ具ア後の感光性ポリイミド、および34・
・・川霧光用マスク。
6一
手続補正書(自発)
59.5.15
昭和 年 月 日
1、事件の表示 昭和58年特 許願第2568
1 号2、発明の名称 高密度多層配線基板3、補正
をする者
事件との関係 出 願 人東京都港区芝五
丁目33番1号
(423) 日本電気株式会社
代表者 関本忠弘
4、代理人
〒108 東京都港区芝五丁目37番8号 住人三田
ビル)
(連絡先 日本電気株式会社特許部)
6
5、補正の対象
明細嘗の「発明の詳細な説明」の欄
6、補正の内容
(1) 第3頁第8行目の記載「第2の導体層14J
を「第1の導体層12」と訂正します。
蒐2) 第3頁第12行目の記載「体層15・・・・
・・されてiる◇」を[体層14から構成されている。
また、第2の導体層14も同様に1クロム膜26と、パ
ラジウム膜27と、銅膜28とから構成されている。」
と訂正します。
(3)第4頁第12行目の記載「絶縁体25」を「絶縁
#13」と訂正します。
(4)第4頁第15行目および同頁筒17行目の記載「
31」を「11」と訂正します。
(5)第4頁第18行目の記載「32」および「33」
をそれぞれ「12」および「13」と訂正します。
(6)第5頁第9行目の記載r33’Jを「13′」と
訂正します。
2−
(7)M5頁fR14行目の記載「33”」をrl 3
” Jと訂正します。
3−board, 12...first conductor wiring, 13...
... Photosensitive polyimide, 14 ... Second conductor wiring, 15 ... Via hole, 22 ... chromium (Cr) film, 23 ... Palladium (
Pd) film, 24... Copper (Cu) film, 26...
...Chromium (Cr) film, 27... Palladium (Pd) film, 28 ...... Copper (Cu) film,
l 3'-m, -*photocured photosensitive polyimide, 1
3" decoy... photosensitive polyimide after the key a, and 34.
・・Mask for Kawagiri Hikari. 61 Procedural Amendment (Spontaneous) 59.5.15 Showa Year, Month, Day 1, Indication of Case 1982 Patent Application No. 2568
1. No. 2. Title of the invention: High-density multilayer wiring board 3. Relationship to the amended person's case. Applicant: 5-33-1 Shiba, Minato-ku, Tokyo (423) NEC Corporation Representative: Tadahiro Sekimoto 4, Agent (Resident: Mita Building, 37-8 Shiba 5-chome, Minato-ku, Tokyo 108, Japan) (Contact information: Patent Department, NEC Corporation) 6 Contents (1) Description on page 3, line 8: “Second conductor layer 14J
Correct it to "first conductor layer 12".蒐2) Page 3, line 12, “Body layer 15...
...is made up of 14 body layers. Further, the second conductor layer 14 is similarly composed of a 1-chromium film 26, a palladium film 27, and a copper film 28. ”
I will correct it. (3) The entry "Insulator 25" on page 4, line 12 will be corrected to "Insulator #13." (4) Statement on page 4, line 15 and line 17 of the same page:
Correct "31" to "11". (5) Description “32” and “33” on page 4, line 18
are corrected to "12" and "13" respectively. (6) Correct the entry r33'J on page 5, line 9 to "13'". 2- (7) rl the entry “33” on page M5 fR line 14 3
” Correct it as J. 3-
Claims (1)
層と、 この第1導体層の上にぶラジウムで形成した第2導体層
と、 、 ・この第2導体層の上
に銅で形成した第3導体層と、 予め定められた部分にパイ7ホールを有する感光性ポリ
イミド樹脂を前記第3導体層の上に形成した絶縁層とを
備えたととを特徴とする多層配線基板。[Claims] A base layer having an insulating surface, a first conductor layer made of chromium to be in close contact with the base layer, and a second conductor layer made of radium overlying the first conductor layer. , , ・A third conductor layer made of copper on the second conductor layer; and an insulating layer made of photosensitive polyimide resin having Pi7 holes in predetermined portions on the third conductor layer. A multilayer wiring board characterized by and.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2568183A JPS59151498A (en) | 1983-02-18 | 1983-02-18 | High density multilayer circuit board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2568183A JPS59151498A (en) | 1983-02-18 | 1983-02-18 | High density multilayer circuit board |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59151498A true JPS59151498A (en) | 1984-08-29 |
Family
ID=12172523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2568183A Pending JPS59151498A (en) | 1983-02-18 | 1983-02-18 | High density multilayer circuit board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59151498A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01120092A (en) * | 1987-11-02 | 1989-05-12 | Fujitsu Ltd | Formation of thin-film insulating layer |
JPH01150390A (en) * | 1987-12-07 | 1989-06-13 | Mitsutoyo Corp | Cubic pattern interconnection structure and manufacture thereof |
JPH025596A (en) * | 1988-06-24 | 1990-01-10 | Nec Corp | Manufacture of multilayer interconnection board |
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JPS5825680A (en) * | 1981-08-07 | 1983-02-15 | Ricoh Co Ltd | Cleaning device |
-
1983
- 1983-02-18 JP JP2568183A patent/JPS59151498A/en active Pending
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