JPS59147534A - アナログマルチプレクサの制御方式 - Google Patents
アナログマルチプレクサの制御方式Info
- Publication number
- JPS59147534A JPS59147534A JP1981483A JP1981483A JPS59147534A JP S59147534 A JPS59147534 A JP S59147534A JP 1981483 A JP1981483 A JP 1981483A JP 1981483 A JP1981483 A JP 1981483A JP S59147534 A JPS59147534 A JP S59147534A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- switch
- mpx
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アナログマルチプレクサの高速切換えを可能
とする切換え制御方式に関する発明である。
とする切換え制御方式に関する発明である。
多数のアナログ信号を順次選択し出力する素子としてア
ナログマルチプレクサ（以下ＭＰＸと略す）がある。通
常、アナログ信号数Ｓ、、Ｓｂ・・・Ｓｎが多い場合に
は、第１図に示すように、ＭＰＸをブロック毎に分割し
、各ＭＰＸＩＩ、１２．・・・１ｎの出力を次段のスイ
ッチ２１．２２．・・・２ｎに接続する方法を便ってい
る。ＭＰＸは集積回路化されたものが多く、内蔵スイッ
チの選択は、各ＭＰＸ共通のスイッチ選択用信号バス３
を介して行なわれ、各ＭＰＸおよび次段の各スイッチの
選択はブロック選択信号４１〜４ｎによって選択される
。かかる従来回路は以下の問題点を持つ。
ナログマルチプレクサ（以下ＭＰＸと略す）がある。通
常、アナログ信号数Ｓ、、Ｓｂ・・・Ｓｎが多い場合に
は、第１図に示すように、ＭＰＸをブロック毎に分割し
、各ＭＰＸＩＩ、１２．・・・１ｎの出力を次段のスイ
ッチ２１．２２．・・・２ｎに接続する方法を便ってい
る。ＭＰＸは集積回路化されたものが多く、内蔵スイッ
チの選択は、各ＭＰＸ共通のスイッチ選択用信号バス３
を介して行なわれ、各ＭＰＸおよび次段の各スイッチの
選択はブロック選択信号４１〜４ｎによって選択される
。かかる従来回路は以下の問題点を持つ。
今、ＭＰＸｌｌおよびスイッチ２１が使用されている場
合を考える。この場合、使用されていないＭＰＸ内のス
イッチおよび後段のスイッチはブロック選択信号によシ
、全て”開″状態になっている。このような状態では、
ＭＰＸの出力線（５２〜５ｎ）はアナログ入力および出
力から切離された状態になる。ＭＰＸやスイッチには通
常電界効果トランジスタ（以下ＦＥＴと略す）が使用さ
れるが、このようなＭＰＸではＭＰＸ出力線の と接地Ｓに数１０ＰＦ〜数１００ＰＦの寄生容量（Ｃ，
、〜Ｃ、ｎ）を持ち、とくに上記開放された出力線部（
５２〜５ｎ）の寄生容量（Ｃ，＊〜ｃ、、、）は電源か
らの漏れ電流によｐｌはぼ電源電位まで充電されるのが
普通である。このような状態で、ＭＰＸＩＩの動作を完
了し、次にＭＰＸ１２に移る場合には、ブロック選択信
号４２およびＭＰＸ内のスイッチ選択信号３によりスイ
ッチ２２およびＭＰＸ内のスイッチ６１が６閉″′状態
になる。
合を考える。この場合、使用されていないＭＰＸ内のス
イッチおよび後段のスイッチはブロック選択信号によシ
、全て”開″状態になっている。このような状態では、
ＭＰＸの出力線（５２〜５ｎ）はアナログ入力および出
力から切離された状態になる。ＭＰＸやスイッチには通
常電界効果トランジスタ（以下ＦＥＴと略す）が使用さ
れるが、このようなＭＰＸではＭＰＸ出力線の と接地Ｓに数１０ＰＦ〜数１００ＰＦの寄生容量（Ｃ，
、〜Ｃ、ｎ）を持ち、とくに上記開放された出力線部（
５２〜５ｎ）の寄生容量（Ｃ，＊〜ｃ、、、）は電源か
らの漏れ電流によｐｌはぼ電源電位まで充電されるのが
普通である。このような状態で、ＭＰＸＩＩの動作を完
了し、次にＭＰＸ１２に移る場合には、ブロック選択信
号４２およびＭＰＸ内のスイッチ選択信号３によりスイ
ッチ２２およびＭＰＸ内のスイッチ６１が６閉″′状態
になる。
この切換えと同時にＭＰＸ出力線５２にはアナログ入力
信号Ｓｂが出力されるのが理想的であるが、実際には、
前述の寄生容量０．２に充電された電荷を放出して、所
定の電位Ｓｂになるまでに長時間（数１０Ｏｎ８〜数μ
ｓ）を必要とする。このように従来の切換え制御方式で
は切換え速度に限界があシ、あまｐ高速化できなかった
。
信号Ｓｂが出力されるのが理想的であるが、実際には、
前述の寄生容量０．２に充電された電荷を放出して、所
定の電位Ｓｂになるまでに長時間（数１０Ｏｎ８〜数μ
ｓ）を必要とする。このように従来の切換え制御方式で
は切換え速度に限界があシ、あまｐ高速化できなかった
。
本発明の目的は上記欠点を解消するＭＰＸ制御方式を提
供することにある。すなわち、従来例において切換え速
度を制限する要因は、未使用ブロックのＭＰＸ出力寄生
容量に充電された電荷にある。従って、高速化するため
には、少なくとも次に使用される予定のＭＰＸ内の最初
に選択されるスイッチをあらかじめ″閉″′状態にする
等の手段を施すことによシ、該ＭＰＸの出力寄生容量に
、上記スイッチの入力アナログ信号電位に相当する電荷
を充電するのである。
供することにある。すなわち、従来例において切換え速
度を制限する要因は、未使用ブロックのＭＰＸ出力寄生
容量に充電された電荷にある。従って、高速化するため
には、少なくとも次に使用される予定のＭＰＸ内の最初
に選択されるスイッチをあらかじめ″閉″′状態にする
等の手段を施すことによシ、該ＭＰＸの出力寄生容量に
、上記スイッチの入力アナログ信号電位に相当する電荷
を充電するのである。
以下、本発明を実施例を参照して詳細に説明する。第２
図に本発明の一実施例を示す。同図において、ＭＰＸ６
１〜６０は純２進コードで与えられたスイッチ選択信号
（Ａ、Ｂ、Ｃ，Ｄ）を変換してＭＰＸの各スイッチを選
択できるようにするためのデコーダー回路を内蔵した一
般的なＭＰＸ（例えば、シリコニクス社のＤＧ５０６）
、７はＡＮＤ回路を使ったゲート回路であり、その他は
第１図に説明した通りである。ここでＭＰＸ６１〜６ｎ
は第３図に示す第１表に示す論理表に従ってスイッチが
制御されるものとする。以下、本回路の動作を説明する
。
図に本発明の一実施例を示す。同図において、ＭＰＸ６
１〜６０は純２進コードで与えられたスイッチ選択信号
（Ａ、Ｂ、Ｃ，Ｄ）を変換してＭＰＸの各スイッチを選
択できるようにするためのデコーダー回路を内蔵した一
般的なＭＰＸ（例えば、シリコニクス社のＤＧ５０６）
、７はＡＮＤ回路を使ったゲート回路であり、その他は
第１図に説明した通りである。ここでＭＰＸ６１〜６ｎ
は第３図に示す第１表に示す論理表に従ってスイッチが
制御されるものとする。以下、本回路の動作を説明する
。
今、ＭＰＸ６１を使用している場合を考えると、選択信
号４１のみがパ１”で他は′″０″である。
号４１のみがパ１”で他は′″０″である。
従ってゲート回路７の働きによ、！ｌ１ＭＰＸ６１のス
イッチ選択信号Ａ−Ｄは信号３と同一であるが、その他
のＭＰＸのスイッチ選択信号は全て°”０″となり、第
１チヤネルのスイッチを選択している。
イッチ選択信号Ａ−Ｄは信号３と同一であるが、その他
のＭＰＸのスイッチ選択信号は全て°”０″となり、第
１チヤネルのスイッチを選択している。
しかし次段のスイッチ２２〜２ｎは″開″状態であるた
め、第１ブロツクの出力だけが出力線７１に現われるこ
とになる。このように非選択ＭＰＸは全てその第１チヤ
ネルが選択されているため、出力を主容量には、各ブロ
ックの第１チヤネルの信号電位が充電されることになり
、切換え時の充放電は殆んどなく、高速切換えが可能と
なる。ここては非選択ＭＰＸの第１チヤネルが常に選択
されるようにＡＮＤ回路で制御したが、このＡＮＤ回路
の代シに適当な論理回路を使用することによｐ任意のチ
ャネルを選択できるように制御することは容易である。
め、第１ブロツクの出力だけが出力線７１に現われるこ
とになる。このように非選択ＭＰＸは全てその第１チヤ
ネルが選択されているため、出力を主容量には、各ブロ
ックの第１チヤネルの信号電位が充電されることになり
、切換え時の充放電は殆んどなく、高速切換えが可能と
なる。ここては非選択ＭＰＸの第１チヤネルが常に選択
されるようにＡＮＤ回路で制御したが、このＡＮＤ回路
の代シに適当な論理回路を使用することによｐ任意のチ
ャネルを選択できるように制御することは容易である。
〆
本発明の他の実施例を第ｊ図に示す。同図において８は
各ＭＰＸの第１チヤネル目のスイッチに並列に接続され
たスイッチで、インバータ９により出力側スイッチ２１
〜２ｎと逆相で動作するように制御されている。本回路
によれば、非選択ＭＰＸの第１チヤネルの信号は上記ス
イッチ８が閉状態にあるため、ＭＰＸの出力側に出力さ
れることになシ、第２図の実施例と同様に高速切換えが
可能となる。
各ＭＰＸの第１チヤネル目のスイッチに並列に接続され
たスイッチで、インバータ９により出力側スイッチ２１
〜２ｎと逆相で動作するように制御されている。本回路
によれば、非選択ＭＰＸの第１チヤネルの信号は上記ス
イッチ８が閉状態にあるため、ＭＰＸの出力側に出力さ
れることになシ、第２図の実施例と同様に高速切換えが
可能となる。
以上説明したごとく多数のアナログ信号を多数のＭＰＸ
とその後段に接続されたスイッチによｐ順次切換えて読
出す系において、未選択ＭＰＸの１つのチャネル信号を
出力するように制御する本発明の制御方式により、ＭＰ
Ｘ間の切換え時間を短縮でき、その効果は太きい。
とその後段に接続されたスイッチによｐ順次切換えて読
出す系において、未選択ＭＰＸの１つのチャネル信号を
出力するように制御する本発明の制御方式により、ＭＰ
Ｘ間の切換え時間を短縮でき、その効果は太きい。
第１図は従来回路の実施例、第２図および第４図は本発
明の実施例を示す図、第３図は、第２図の動作を説明す
るための図である。 １１・・・アナログマルチプレクサ、２１・・・スイッ
チ、代理人 弁理士 樽州末達 嘉１図 箔２図 葛３図 第 ４ 図
明の実施例を示す図、第３図は、第２図の動作を説明す
るための図である。 １１・・・アナログマルチプレクサ、２１・・・スイッ
チ、代理人 弁理士 樽州末達 嘉１図 箔２図 葛３図 第 ４ 図
Claims (1)
- １．２ケ以上のアナログマルチプレクサ（以下ＭＰＸと
略す）と、上記各ＭＰＸの後段に各ＭＰＸの出力を独立
に選択出力できるように接続された１段以上のスイッチ
とからなり、少なくとも次に選択される予定の未選択Ｍ
ＰＸの１つのチャネルのアナログ信号を該ＭＰＸの出力
端子に出力せしめるようにしたことを％徴とするアナロ
グマルチプレクサの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981483A JPS59147534A (ja) | 1983-02-10 | 1983-02-10 | アナログマルチプレクサの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981483A JPS59147534A (ja) | 1983-02-10 | 1983-02-10 | アナログマルチプレクサの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59147534A true JPS59147534A (ja) | 1984-08-23 |
Family
ID=12009790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981483A Pending JPS59147534A (ja) | 1983-02-10 | 1983-02-10 | アナログマルチプレクサの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147534A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789966A (en) * | 1996-09-18 | 1998-08-04 | International Business Machines Corporation | Distributed multiplexer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116254A (ja) * | 1974-02-27 | 1975-09-11 |
-
1983
- 1983-02-10 JP JP1981483A patent/JPS59147534A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116254A (ja) * | 1974-02-27 | 1975-09-11 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789966A (en) * | 1996-09-18 | 1998-08-04 | International Business Machines Corporation | Distributed multiplexer |
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