JPS59146244A - 高速アドレス認識装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はローカルネットワークにおいて、パケットを交
換するときに使用される高速アドレス認識装置に関し、
特にそのアドレス認識においてソ−ス側の局を認識する
方式に関する。

（従来技術） 従来、この神のアドレス認識装置においてはバイト即位
、またはワード単位でソフトウェアによってアドレスを
認識しているため、認識時間が長く、アドレス認識装置
に性能の低下を招き、高い性能を実現させるためには高
速の処理装置が必要になるため、コストが高くなるとい
う欠点があった。

（発明の目的） 本発明の目的は、複数バイトにより構成されるソースア
ドレスを認識するために複数バイトのソースアドレスと
付加情報とを一度に読出すことが可能な第１のメモリを
備え、最近受信したパケットのソースアドレスと付加情
報とを一度に読出すことができる第２のメモリに記憶し
、次に受信するパケットのソースアト１／スの認識には
第２のメモリにあらかじめ記憶されているソースアドレ
スをもとに探索して両者を比較することにより上記欠点
を除去し、高速でソースアドレスを認識できるように構
成した高速アドレス認識装置を提供することにある。

（発明の構成） 本発明は、伝送すべきパケットの中の初めにそれぞれ複
数バイトのアドレス文字から成るティステイネ−ジョン
アドレスとソースアドレスとを付加してデータ転送を実
施するためのデータ転送装置に含まれているもので、高
速アドレス認識装置である。本発明による高速アドレス
認識装置はソースアドレスバッファと、第１および第２
のメモリと、アドレスカウンタと、第１および第２の選
択器と、比較器とを具備して構成したものである。

ソースアドレスバッファはソースアドレスに宛てたパケ
ットを受信した後に、ソースアドレスを認識して記憶す
るだめのものである３、第１および第２のメモリは、そ
れぞれ複数バイトから成るソースアト１／スと付随する
伺加情報とを記憶して一度に読出すことができると共に
、付加情報を単独に出力して外部処理装置へ通知するこ
とができるように構成したもので、テーブルを記憶する
だめのものである。

アドレスカウンタけ、テーブルを記憶するための第１の
メモリを探索するためのものである。

第１の選択器は第１のメモリの出力か、あるいは第２の
メモリの出力かを選択するためのものである、第２の選
択器は第１の選択器の出力か、あるいけソースアドレス
と付随する付加情報との組かを選択して第２のメモリへ
供給するためのものである。

比較器はソースアドレスバッファの内容と、第１または
第２のメモリから第１の選択器を介して読出したソース
アト１／スとを比較して一致を検出するためのものであ
る。

ソースアドレスバッファにソースアドレスが書込まれた
時点で、第２のメモリの内容を順次読出し、第２のメモ
リの内容を探索してソースアドレスバッファの内容と比
較し、一致が得られないときには一致が得られるまでア
ドレスカウンタの制御のもとで、順次、第１のメモリの
内容を探索してゆくものである。

（実施例） 次に本発明の一実施例を図面を斜照して詳細に説明する
。

第１図は本発明の一実施例の概、略を示すブロック図で
あり、第２Ｍｄ第１図に含まれているタイミング制御器
のブロック図である。

第１図において、３はソースアドレスと付加情報とを記
憶するためのテーブルメモリトシての第１のメモリ、１
は第１のメモリ３の内容を探索する際に使われ、アト１
／スを格納するためのアドレスカウンタとしての第１の
カウンタ、２はテーブル情報を書込むだめの書込み用の
第１のレジスタ、４はテーブル情報を胱出すための読出
し用の第２のレジスタ、５ｔ／′ｉセンス用の第１の増
幅器、６は駆動用の第２の増幅器、Ｔと８とはそれぞれ
第２および第３のカウンタであり、いずれもソースアト
ｌメスと付加情報とを記憶するだめのテーブルレジスタ
ファイルのだめのレジスタ選択用カウンタである。また
、９ｊｒｉ第２および第３０カウンタＴ。

８のうちのいずれかを選択するためのカウンタ選択器、
１０は初期値を有込む際の初期データ情報か、あるいは
一致したソースアト１／スと付加情報との組合せかを選
択するための第２の選択器、１１は一致検出したソース
アドレスと付加情報とを記憶しておくだめのテーブルレ
ジスタファイルヲ有する第２のメモリ、１２は第１のメ
モリ３からのソースアドレス情報か、あるいけ第２のメ
モリ１１からのソースアドレス情報かを選択するための
第１の選択器、１３は付加情報に関して上記の選択を行
うための月別情報選択器、１４は一致が検出されたとき
にデータ処理装置の本体へ渡すべき付加情報を格納する
だめの付加情報用の第３のレジスタ、１９は受信したパ
ケットのソースアドレス情報納するためのソースアドレ
スバッファ、１５はソースアドレスバッファの出力と第
１の選択器１２の出力とを比較して一致を検出するだめ
の比較器、１６は一致を検出したときにセットされる一
致検出力用の第１のフリップフロップ、１７は第１のＯ
Ｒゲチー、ＩＥｌｊ出力用の第３の増幅器である。一方
、第２図において、２０はアドレス認識開始用の第２の
フリップシロップ、２１と２２とはそれぞれテーブルレ
ジスタファイルを探索するときの基本タイミングを与え
るための第１および第２の２相りロック発生器、２３け
第１のＡＮＤゲート、２４け第１のメモリ３の出力か、
あるいは第２のメモリ１１の出力かを選択、ｆ、Ｂとき
、使用ヶ、６第、。７リツ、・７゜ツブ、　　　　　　
　１２５．３０，３１，３２はそハそれ第１〜第４のＮ
　Ａ　Ｎ　ｌ）ゲート、２６．２９はそれぞれ第２およ
び第３のＯＲゲート、２７．２８はそれぞれ第２＄−ｊ
［＠３（ＤＡＮＩ！−’　−１Ｔ６．ｂ・　　　　　　
　　１・次に、第１図および第２図を参照して動作の梳
、１略を説明する。

データ転送を開始する前に、ソースアドレスと　　　　
　　１付加情報とのテーブルを記憶するだめの第１のメ
モリに対して、すべてのデータ局のソースアドレスと、
各データ局ごとに管理を行うために用意された管理情報
格納アト１／ス情報の付加情報とを書込み用の第１のレ
ジスタ２を介して書込みパルスＦＷＳ□ゆより書込む。

一方アい、工１．ア１．７オ　　　　　　ｉｆ　７　ト
ｖ　ｙ、　カウンタとして動作する第１のカウンタ１に
対して、州込みパルスＦＷＳ　１により書込む。これを
繰返して、１１１次、■込みパルスＦＷＷ１により上記
データを第１のメモリ３に１込んでおく。さらに、ソー
スアドレスと付加情報テーブル１／シスタフアイルとを
記憶するための第２のメモリ１１に対しても第２０カウ
ンタ７を介してファイルアドレスを真込みパルスＦＷＳ
　３により有込む。これによって初期値情報を順次、書
込みパルスＦＷＷ２により第２のメモリ１１へ書込んで
おく１、 データ転送が開始されて自局宛のパケットが受信される
と、そのアドレスをソースアドレスバッファ１９に対し
て書込みパルスＦＷＳ４により書込み、探索開始用の第
２の７リツプフａツブ２゜を書込みパルスＦＷＳ５によ
りセットして探索開始を指示する。探索開始用の第２の
フリップ７０ツブ２０がセットされ、５ＴＲＴ信号の状
態が高レベルになると第１の２相りロック発生器２１に
よりクロックＣＬＫに同期した基本２相クロックＣＰＸ
１．ＣＰＸ２が生成される。さら如、選択制御用の第３
のフリップフロップ２４が５ＴＲＴ信号によりセットさ
れてＴ　ＣＳ　Ｌ信号の状態が高レベルになり、第１の
選択器１２は第２のメモリ１１からテーブルレジスタフ
ァイルの内容ＦＳＡＤＲを選択する。第１の選択器１２
の出方とソースアドレスバッファ１９の出方とを比較器
１５によシ此較する。

上記両者が一致すれば、２相クロツクＣＰＸ２のタイミ
ングに同期して出力される５ＥＶ１伯号の立上がりによ
って一致検出用の第１のフリップフロップ１６がセット
され、ＦＪＶ１信号の状態が高レベルになる。これによ
って割込みが発生してアドレスの認識が終了したことが
通知されると共に、第３のレジスタ１４に現在の付加情
報がセットされ、第２および第３のソリツブフロップ２
０゜２４がリセットされる。アドレスジ識が終了［７た
旨の通知を受けたならば、ソースアドレスに付随する現
在のイ」加情報が出方用の第３の増幅器１８を介して読
出され、受信されたパケットの処理に使用される。

比Ｐ器１５において一ヒ記両者が一致しないときには、
第３のカウンタ８がカウントオーバーしてＬ　Ｅ　Ｎ　
Ｄ　（Ｍ号が高レベルになるまで、第２のメモリ１１の
テーブルアドレス１／ジスタフアイルの出力とソースア
ト１／スバツフア１９の出力とが比較される。ｌ、　Ｅ
　Ｎ　Ｉ）　（Ｍ号が高レベルになると、選択制御用の
第３のフリップフロップ２４がリセットされ、ＴＣ８Ｌ
（Ｍ号の状態が低レベルになる。そこで、第１の選択器
１２は第１のメモリ３のテーブルメモリから出力される
Ｒ８ＡＤＲ信月を選択し、この出力とソースアドレスバ
ッファ１９の出力とを比較し始める。このとき、第１の
ＡＮＤゲート２３では論理積条件が成立し、第２の２相
りロック発成器２２が動作して４相の基本クロックＣＰ
Ｘ１〜ＣＰＸ４が生成される。第１のメモリ３の出力は
胱出し用の第２のレジスタ４に対してＣＩ）　Ｘ　３に
よってロードされ、その出力であるＲ８ＡＤＲｍ号は第
１の選択器１２を介して送出され、この信号とソースア
ドレスバッファ１９の出力とけ比較器１５により比較さ
れる。−上記両者が一致しな目れげアドレスカウンタと
して動作する第１のカウンタ１の内容をクロックＣＰＸ
４のタイミングで出力されるＴＵＰ信号の立上がりによ
って更新し、順次、第１のメモリ３の内容を読出して比
較を繰返す。、一致が検出されると、Ｌ記と同様に一致
検出用の第１のフリップフロップ１６がセットされ、一
致の検出が曲知されると同時に第３のＮＡＮＤゲートチ
ー１ではＮＡＮＤ条件が成立して、第２のメモリ１１の
テーブルレジスタファイルへの書込みパルスＲＧＦＷ信
号が出力される。第１のメモリ３のテーブルメモリ情報
と。

受信パケットのソースアドレスとその付加情報との組が
一致すると、一致した上記ソースアドレスとその付加情
報との組が■込みパルスＲＧＦ’Ｗ（Ｍ号により第２の
メモリ１１のテーブルレジスタファイルに書込まれる。

このようにして、第２のメモリ１１のテーブルレジスタ
ファイルには最近受信したソースアドレスとその付加情
報とが順次、書込まれて記憶保存される。また、アト１
／スカワンタとして動作する第１のカウンタ１がカウン
トオーバーするとＴＥＮＤ侶号の状態が高レベルに２！
！：り、この場合も一致し九ソースアドレスがテーブル
内に存在しなかったことが通知される。

（発明の効果） 本発明には以上説明したように、受信したソースアドレ
スに一致したソースアト１／ステーブル内のアドレスを
メモリに順次記憶しておき、次の受信パケットのソース
アドレスの探索の際に、配憶しであるソースアドレスを
使用してソースアドレステーブルを探索することＫより
高速にソースアドレスの認識をすることができるため、
処理が高速化できるという効果がある。

【図面の簡単な説明】

第１図は本発明による高速アドレス認識装置の一実施例
を示すブロック図である。 第２図は第１図に含まれているタイミング制御器の詳細
を示すブロック図である。 １．７，８・＊−カウンタ ２．４，１４争＠ｅレジスタ ３．１１・・・メモリ ５．６．１８・・・増幅器 ９．１０，１２．１３・・ψ選択器 １５・・・・・比較器 １６．２０，２４・拳・フリップフロップ１９・＃ｌＩ
Ｉ・バッファ １７．２６，２９＠−−ＯＲゲート ２１．２２・・拳２相クロック発生器 ２３．２７，２８・曝−ＡＮＤゲート

Claims (1)

1. 【特許請求の範囲】 伝送すべきパケット中の初めにそれぞれ複数バイトのア
   ドレス文字から成るディスティネーションアドレスとソ
   ースアドレスとを付加してデータ転送を実施するための
   データ転送装置に含１れた高速アドレス認識装置であっ
   て、前記ソースアドレスに宛てたパケットを受信した後
   に帥記ンースアドレスを認識して記憶するためのソース
   アドレスバッファと、前記複数バイトから成るソースア
   ドレスと＋ｊ随する付加情報とを記憶して一度に胱出す
   ことができると共に、前記付加情報を弔独た出力【７て
   外部処理装置へ通知すること・、つＩできるように構成
   したテーブルを記憶するための第１および第２のメモリ
   と、前記テーブルを記憶するための第１のメモリを探索
   するためのアドレスカウンタと、前記第１のメモリの出
   力か、あるいは前記第２のメモリの出力かを選択するた
   めの第１の選択器と、前記第１の選択器の出力か、ある
   いけ前記ソースアドレスと付随する付加情報との組かを
   選択して前記第２のメモリへ供給するための第２の選択
   器と、前記ソースアドレスバッファの内容と前記第１ま
   たは第２のメモリから前記第１の選択器を介して読出し
   たソースアドレスとを比較して一致を検出するための比
   較器とを具備し、前記　　　　　　　□ソースアドレス
   バッファに前記ソースアドレスが■込まれた時点で、ま
   ず、前記第２のメモリの内容を順次読出し・前記第２０
   ．Ｊ−ＥＩＪＯ内容を探索　　　　　　　１′して前記
   ソースアドレスバッファの内容と比較し、前記一致が得
   られないときには、前記一致が得られるまで前記アドレ
   スカウンタの制御のもとで、順次、前記第１のメモリの
   内容を探索してゆくことを特徴とした高速アドレス認識
   装置。