JPS59140567A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報処理装置に関し、％ζこ仮想計算機の割り
込みのシミーレーシーン方式に関する◇仮想計算機とは
実計算機上に仮想的に作りだされる複数個の計算機であ
って各々が独立に異るオペ叶ティングシステムを同時に
実行させ得る。

いいかえると１台の実計算機上に複数台の仮想側算機が
実現できる＠ この仮想計算機は次のような目的ｌこ有効に利用される
。

１）オペレーティングシステム開発の効率化２）システ
ム移行のサポート ３）システム運用管理の容易化 仮想計算機を実現するには実ハードウェアの仮想化を行
なう制御ブロク゛ラム（以下ＶＭＣと記すうの組み込み
と、実計算機の方式によってはハードウーアの一部改造
が必要とされる。以下に本発明に関する部分についての
み仮ｉ１　！ｔ　Ｘ機シスデムの動作について説明する
。仮想計算機上のプログラムが入出力命令等ＶＭＣによ
って仮想化されている章源に対するアクセスを必要とす
る命令を実行すると制御がＶＭＣにわたる。ＶＭＣけ仮
想計算機が実行しようとした命令を調べてその命令をシ
ミーレーシーンする。

入出力命令のシミーレージ・ンによって起動された１０
が終了すると仮想計Ｊ４．ｍに対して入出力割り込みの
シミーレージ画ンか必要となる。

割り込みが発生するとファームウェアにより割り込み原
因を解析して、その原因を示すメツセージを作成してセ
マフォに対する仮想化オペレーシーンによりそのメツセ
ージをソフトウェアに通知するアーキテクチャをもつ！
ｔｉ’算機を仮想計算機として実現する場合は従来以下
のようにして割り込みのシミーレーシ田ンを行なってい
た。

ます、ＶＭＣは割り込み原因を示すメ・ノセージを作成
する。次に通知先のセマフＴの仮想Ｉｉｌ算機上での論
理アドレスを求める。

入出力割り込みの場合にはあらかじめ入出力装置ごとに
仮想計算機上のソフトウェアによってセットされている
。

この論理アドレスでセマフｒｔ［り出してセマフォカウ
ントを調べる。セマフォカウントが負ならばメツセージ
待ちのプロセスが存在する。堆り出したセマフォからメ
ツセージ待ちのプロセスの待ち行列の先頭の論理アドレ
スを求める。この論理アドレスでメツセージ待ちのプロ
セスの待ち行列から先頭のプロセス名を取り出し、その
プロセス名によって仮想計算機上の制御構造体をたどっ
てそのプロセスのプロセス制何ブロックを取り出し、通
知メツセージをプロセス制御ブロック（７）汎用レジス
タ領域に書き込みプロセスの状態をメツセージ待ち状態
から実行可能状態にする。次いでセマフォカウントを１
増加させてメツセージ待ちのプロセス名の待ち行列から
そのプロセス名を保持している領域（以下プロセスリン
クと記す。）をはずして実行可能なプロセスの待ち行列
に加える。

セマフォカウントがゼロまたは正の場合はメツセージを
待っているプロセスがないのでセマフォカウントを１増
加させてこのメツセージ待■ＭＣのあらかじめ定められ
た領域にセマフォのアドレス、・と共に保Ｓ存した後仮
想計算機に制ｐ１をわたす。

仮想計算機上のプロクラムがセマフォからメッセ　５− 一部を取り出す命令を実行して、セマフォカウントが正
になっていると制御がＶＭＣにイ）たる。

ＶＭＣはセマフォのアドレスを得て以前に保存してイタ
メツセージをセマフＸアドレスの組をさがしセマフォの
アドレスが一致するメツセージを仮想計算機上御ブロッ
クの汎用レジスタ領域にセットし、次の扁令を指すよう
に命令カウンタの値を斐新し、セマフォカウントを１減
算して仮想計算機上こ制御をわたす。

以上のようにして人出力割り込みのメツセージは、仮Ｍ
　！Ｈ−３！機上のプログラムにわたされる。その他の
非同期割り込みの場合セマフォの論理アドレスは仮想計
算機の主記憶上のあらかじめ定められた領域に割り込み
原因別にセットされている点が異なるだけで同様のシミ
ーレージＶンによって仮想計算機上のプログラムに通知
することができる。

この方法の欠点は、上で述べたセマフォ、プロセスリン
クメツセージ待ちのプロセスの待ち行列、実行司能なプ
ロセスの待ち行列等の論理アドレス　６　− 及びプロセス制御ブロックをたどる際の構造体、プロセ
ス制御ブロック、入出力割り込み以外の非同期割り込み
の場合のセマフォの論理アドレスを保持している領域等
の実アドレスはすべて仮想計算機からみた論理アドレス
または実アドレスである点に注意することによって明ら
かになる。すなわち、これらの論理アドレス、実アドレ
スはそのままＶＭＣの命令のオペランドアドレスとして
使えないのでｖＭＣからみた論理アドレスに変換してや
る必要がある。このため１ここの方法では大きなオーバ
ーヘッドとなり仮想計算機システムの性能を低下させる
。特に入出力割り込みは少なくとも入出力命令のシミー
レージ誠ンの回数と同じだけ発生することを考えると性
能低下はいちじるしいものとなる。

本発明の目的は非同期割り込みの原因を示すメツセージ
をＶＭＣのシミーレージ、ンにより仮想計算機上のプロ
グラムに通知する際の上記オーバーヘッドを低減し、も
って仮想計算機システムの性能を向上させることにある
。この目的のために本発明においては割り込みメツセー
ジを仮想計算機上のセマフｔに通知する命令を設け、こ
の命令がデコードされるとオペランドで示されるメツセ
ージと必要ならばセマフォのアドレストラハードウェア
のレジスタに取り込んだ後、アドレス空間を一時的にオ
ペランドの仮想計算機鐵別子で示されるアドレス空間に
切り替えセマフォの取り出し等の操作を仮想計算機のア
ドレス空間上で行ない必要な処理が終了した時点でアド
レス空間をＶＭＣのものにもどして命令を終了する。こ
うすることによって仮想計算機上のアドレスはスヘて実
プロセツサのアドレス変換手段によって実主記憶装置の
絶対アドレスに変換されるので高速に実行されることに
なりＶＭＣによるアドレス変換にくらべはるかに高速に
割り込みメツセージを仮想計算機上のプログラムに通知
することが可能となり仮想計算機システムの性能を向上
させることができる◎以下に図面を参照しながら本発明
の一実施例について説明する。

第１図（ａｌは仮想計算機の主記憶上の制御構造体を示
すブロック図、第１図（ｂｒは仮想計算機上にあるセマ
フォとそのセマフォでメツセージ待ちになっているプロ
セスとを示すブロック図、第２図は本発明における情報
処理装置による仮想計算機及び実計算機の論理アドレス
、絶対アドレスを実主記憶装置の物理アドレス、（ただ
し実計算機の絶対アドレスと実主記憶装置の物理アドレ
スは同じである）に変換するアドレス変換機構の一実施
例を示すブロック図、第３図は本実施例番こおける割り
込み通知命令の命令語とオペランドとを示す構成図、第
４図Ｕａ知するメツセージの形式を示す図である。

本実施例においてに仮想計算機は仮想計算機番号ＶＭＮ
Ｏで識別され各仮想計算機の主記憶は実主記憶装置上に
連続したアドレスで常駐しているものとし、その先頭は
実生記憶装置のあらかじめ定められたアドレス単位（以
下ブロックという。）たとえば２５６に、Ｂ境界ζこそ
ろっているものとする。

仮想計算機の主記憶上のあらかじめ定められたアドレス
たとえば０番地にその仮想計算機上のプ　９− ログラムを制御するために基本となる情報が構造体とし
て設定してあり、この構造体が第１図（ａ）に示すシス
テムベースＳ’Ｂである。システムベースＳＢの先頭フ
ィールドにあるプロセス表ポインタＦＴＰは、システム
に存在するプロセスを管理するためのプロセス表へのポ
インタである。

アドレス変換表ポインタＡＴＴＰは、図には示していな
いがそのシステム全体のアドレス変換のためのアドレス
変換表へのポインタである。これら２つのポインタは共
ｉこ仮想引算機の主記憶のアドレスすなわち仮想引算機
の絶対アドレスを保持している。

タイマセマフｒポインタ’Ｉ’ＭＳＡ４Ｐはタイマ割り
込みが発生した場合ｌｃ餉り込みメツセージを通知する
セマフォへのポインタ、リスタートセマフγポインタ）
ＬＳＴＳＭＰはりスタート割り込みが発生した場合に割
り込みメツセージを通知するセマフＴへのポインタをそ
れぞれ保持している。このアドレスは仮想計算機上の論
理アドレスである。レディキューポインタＩ（ＤＹＱＰ
は図１こけ示していない実−１〇− 行可能なプロセスの待ち行列ＦＬＤＹＱの先頭へのポイ
ンタであり図には示していないプロセスリンク番号りに
対応するプロセスを制御するためのプロセス制御ブロッ
クＰＣＢの先頭のアドレス（仮想計算機の絶対アドレス
）を保持している。各プロセス制御ブロックはそのプロ
セスの状態を保持するＳ　ＴＡＴＥフィールド、汎用レ
ジスタの値を待避するためのＧ。、〜０１６のフィール
ド等からなっている。

セマフｒｓＭは第１図（ｂ）に示すような構造になって
いる。ＳＣ’Ｉ’？′ｉ（のセマフＩのセマフォカウン
トで正の場合はそのセマフォに通知されるメツセージの
数を表わし、負の場合はその絶対値でもってそのセマフ
ォでメツセージ待ちになっているプロセスの数を示して
いる。零の場合はプロセスもメツセージもないことを示
す。セマフォカウントＳＣＴが負の場合にはそのセマフ
ォでメツセージを待っているプロセスの待ち行列ＢＪＰ
ＲＱが存在しその先頭のアドレスがメツセージ待ちプロ
セス待ち行列ポインタへ４ＰＨ，ＱＰに保持されている
。この値はレディキューポインタＲＤＹＱＰと同様にプ
ロセスリンクセグメントの先頭からの相対アドレスであ
る。

プロセスリンクセグメントはすべての要素が７’。

セスリンクＰＲＬからなるセグメントでそのセグメント
番号は固定でたとえば０である。プロセスリンクＰＲＬ
はプロセス番号を保持するだめのものでＰＮＯフィール
ドにプロセス番号を保持する。

まりＮＬフィールドはＰＮＯフィールドで示されるプロ
セスが待ち行列を作る場合に次のプロセスリンクへのポ
インタを保持している。

この値はプロセスリンクセグメントの先頭からの相対ア
ドレスであり零の場合は待ち行列の最後であることを示
す。第１図（ｂ）は２つのプロセスがセマフＴＳＭでメ
ツセージを待っている様子を示している。この場合セマ
フォカウントＳＣＴは−２である。

次に本実施例におけるアドレス変換機構の概略について
述べる。

本実施例においては実計算機も仮想計算機も同一のアー
キテクチャと考える。第２図に示す１Ｍ４ＮＯＲは実計
算機を識別する実計算機番号肪ＩＮＯを保持するレジス
タでありＶＭＮＯＲは仮想計算機番号を保持するレジス
タ、ＭＤＦはアドレス空間のモードＭＤを保持するモー
ドフラグでありＭＰＸはモードフラグＭｌ）Ｆの出力Ｍ
Ｄによって実計算機番号厖州ｏｔたは仮想計算機番号Ｖ
ＭＮＯを選択して計η機番号ＭＮＯとして出力するマル
チプレクサである。ＬＡ）ｔは論理アドレスを保持する
論理アドレスレジスタである。

論理アドレスはセグメント番号、ページ番号、ページ内
アドレスからなっており論理アドレスレジスタＬＡＲの
出力８０ＰＧはセグメント番号、ページ番号でありもう
】つの出力ＰＲＡｉページ内アドレアドレス。

ＴＬＢはアドレス変換ノイッフ７であり計貞機番号ＭＮ
Ｏと論理アドレスレジスタＬＡＲのセグメント番号、ペ
ージ番号５ＧＰＧを入力して計算機番号Ｖので細別され
る計算機（仮想計算機首たけ実引算機）上での論理アド
レスのセグメント番号、ページ番号５ＧＰＧ１３− で示されるページＰＧＡの当該計算機の主記憶上でのペ
ージ番号ＰＧＮＯを出力する。

このＰＧＮＯとページ内アドレスＰＲＡは図に示される
ように組みあわせられ絶対アドレスとなり絶対アドレス
レジスタＡＡＲにセットされる。

絶対アドレスレジスタＡＡＲはまたアドレス変換バッフ
ｙ　ＴＬＢマネージャ等によって直接セットされること
もある。

この絶対アドレスは計算機番号ＭＮＯで識別される計算
機の絶対アドレスであり、２５６ＫＢ単位のブロック番
号を示す上位ビットＢＮＯムとブロック内アドレスを示
すＢＲＡに分けられる。アドレス変換メモ！Ｊ　ＡＴＭ
は各計算機のブロック番号ＢＮＯ＾を実主記憶装置のブ
ロック番号１３ＮＯｐに変換するためのメモリでそのア
ドレス変換メモは上位が計算機番−１！ＭＮへ下位がブ
ロック番号ＢＮＯＡとなっており各アドレスには＃算機
番号ＭＮＯによって識別される計算機のブロック番号Ｂ
ＮＯムで示されるブロックが割り付けである実主記憶装
置のブロック番号ＢＮＯｐが保持されている。

−１４＝ 実計算機のための変換情報は実計算機の初期化時点で、
仮想計算機のための変換情報はその仮想計算機の主記憶
を実主記憶上にわりっけた後で仮想計算機をハードウェ
ア、ファームウェアに登録スる時点°で設定される。た
だし実計算機の情報は変換元のブロック番号と変換され
たブロック番号は同一になるよう設定される。

絶対アドレスレジスタＡＡＲにセットされた絶対アドレ
スが実主記憶装置の物理アドレスに変換される際の動作
は次のとおりである。まずモードフラグＭＤＦの保持す
るモード′ＭＤが０の時を実計算機モードとするとマル
チプロフサＭＰｘは実計算機番号レジスタＲＡ４ＮＯＲ
の保持する実計算機番号ＲＡ（Ｎｏを計算機番号ＭＮＯ
に出力する。　アドレス変換メモＩＪ　ＡＴＭのアドレ
スＡＴＭＡは実計算機番号ＲＪｖｌＮＯと絶対アドレス
レジスタＡＡＲの上位であるブロック番号ＢＮＯＡから
作られる。アドレス変換メモリはアドレスＡＴＭＡに対
応するブロックの実主記憶上のブロック番号を保持して
いるので実計算機のブロック番号ＢＮＯＡのブロックに
対応する実主記憶装置のブロック番号を１３ＮＯｐとし
て出力するのでブロック間アドレスＢＲＡと組みあわさ
れて実主記憶の物理アドレスをＰＡに得ることができる
。

モードフラグＭｌ）Ｆの保持するモードＭＤが　１の時
は仮想計算機モードである。マルチプレクサＭＰＸは仮
想計算機番号レジスタの保持する仮想計算機番号ＶＭＮ
Ｏを計算機番号ＭＮＯに出力する。アドレス変換メモＩ
Ｊ　ＡＴＭのアドレスＡ’ｌ”ＭＡは仮想計算機番号レ
ジスタＶＭＮＯ几の保持する仮想計算機番号ＶＭＮＯと
絶対アドレスレジスタＡＡＲの上位であるブロック番号
ＨＮＯＡから作られるので、アドレス変換メモリＡＴＭ
の出力ＢＮＯＰは当該仮想計算機のブロック番号ＢＮＯ
ムに対応する実主記憶装置のブロック番号となる。よっ
て物理アドレスＰＡ−想計算機番号レジスタＶＭＮＯＲ
の保持する仮想計算機番号ＶＭＮＯで識別される仮想計
算機の絶対アドレスであり絶対アドレスレジスタＡＡＲ
に保持されている絶対アドレスに対応する実主記憶装置
上の物理アドレスとなっている。まとめるとモードフラ
グＭＤＦの保持するモードＭＤが０の時は絶対アドレス
レジスタＡＡＲの保持する実計算機上の絶対アドレスを
、モードＭＤが１の時は　絶対・ア　ドレスレジスタＡ
Ａ、Ｒの保持する（仮想計算機番号レジスタＶＭＮＯＲ
の保持する仮想計算機番号ＶＭＮＯによって識別される
）仮想計算機の絶対アドレスを実主記憶装置上の対応す
る物理アドレスに変換する。

以上述べたことからモードフラグＭＤＦをＯにセットし
絶対アドレスレジスタＡＡＲに実計算機の絶対アドレス
をセットすると実計算機の絶対アドレスに対応する実主
記憶装置の物理アドレスをＰＡに得ることができモード
フラグＭＤＦを１にセットし仮想計算機の絶対アドレス
を絶対アドレスレジスタＭ、几にセットし当該仮想計算
機の仮想計算機番号を仮想計算機番号レジスタＶＭＮＯ
Ｒにセットすることにより当該仮想計算機の絶対アドレ
スに対応する実主記憶装置の物理アドレスをＰＡに得る
ことができることがわかる。このことから実計算機また
は仮想側算機の論理アドレスを実主記憶装置の物理アド
レスに変換する動作の説明は論理アドレスをその計算機
における絶対アドレスに変＝１７− 換する動作の説明で充分であることがわかる。以下にそ
の説明を行なう。

実計算機の論理アドレスはモードフラグＭＤＦが０にセ
ットされている場合４こ変換される。実計３１機の論理
アドレスを論理アドレスレジスタＬＡＲにセットすると
アドレス変換バッフｙＴＬＢに与えられるキーは論理ア
ドレスのセグメント番号ページ番号ＳＧ）’Ｇと実計算
機番号凡ＭＮＯである。アドレス変換バッフｙ　ＴＬＢ
にキーと一致するエントリーがあればそのエントリーか
ら実計算機上Ｑ主記憶上でのページ番号が出力ＰＧＮＯ
に得られページ内アドレスＰ几Ａと組み合わされて絶対
アドレスとなり絶対アドレスレジスタＡＡＲにセットさ
れる。

キーと一致するエントリーがない場合には図には示して
いない゛ｒＬＢマネージャが動作を開始して絶対アドレ
スレジスタＡＡＲにシステムベースＳＢ内のアドレス変
換表ポインタＡ’ＦＴＰの絶対アドレス（たとえば４番
地）をセットしてアドレス変換表ポインタを読み出す。

この値とセグメント番号とを使って変換すべき論理アド
レスに対応するセ１８− グメント記述子（図には示していない）のアドレスを計
算して絶対アドレスレジスタＡＡＲにセットしてセグメ
ント記述子を取り出す。セグメント記述子は図には示し
ていないページ表の先頭アドレスを含んでいるのでＴＬ
Ｂマネージャはこの値とページ番号とからページ記述子
のアドレスを計算する。このアドレスを絶対アドレスレ
ジスタにセットしてページ記述子を読み出すと実計算機
の主記憶上のページ番号が得られる。次いでキーである
実計算機番号ＲＭＮ　Ｏ及びセグメント番号ページ番号
５ＧＰＧと得られたページ番号とをアドレス変換バッフ
ァＴＬＢにセットする。その後中断されていたアドレス
変換を再起動すると論理アドレスレジスタＬＡＲに保持
されている実計算機の論理アドレスに対応する実計算機
上の絶対アドレスが絶対アドレスレジスタＡＡＲに得ら
れる。

仮想計算機の論理アドレスは仮想計算機番号レジスタＶ
ＭＮＯＲｉこ尚該仮想計算機の仮想計算機番号ＶＭＮＯ
が保持されモードフラグＭＤＦの保持するモードＭＤが
１の場合に変換される。当該仮想計算機の論理アドレス
を論理アドレスレジスタＬＡＲにセットするとアドレス
変換バッファＴＬＢに与えられるキーは論理アドレスの
セグメント番号ページ番号５ＧＰＧと当該仮想計算機の
仮想計算機番号ＶＭＮ　Ｏである。アドレス変換バッフ
ｙ　ｉ、’ＬＢにキーと一致するエントリーがあればそ
のエントリーから当該仮想計算機の主記憶上でのページ
番号が出力ＰＧＮＯｌこ得られページ内アドレスＰＲＡ
と組み合わされて当該仮想計算機の絶対アドレスとなり
絶対アドレスレジスタＡＡＲにセットされる。

キーと一致するエン）　ＩＪ−がない場合にはＴＬＢマ
ネージャが起動される。この時モードフラグＭＤＦの保
持するモードは仮想計算機のモードであり仮想計算機番
号レジスタの保持する仮想計算機番号ＶＭＮＯは当該仮
想計算機の仮想計算機番号なのでＴＬＨマネージャは当
該仮想計算機上の対応するセグメン）ｉｆ１３述子、ペ
ージ記述子を読み出してくる。そして当該仮想計算機の
仮想計算機番号と論理アドレスレジスタＬＡＲの保持す
る論理アドレスのセグメント番号ページ番号５ＧＰＧと
ページ記述子から得られる当該仮想計算機の主記憶上の
ページ番号とをアドレス変換バッンア’ｌ’ＬＢに登録
した後中断されたアドレス変換を再起動すると論理アド
レスレジスタＬＡＲに保持されている当該仮想計算機の
論理アドレスに対応する当該仮想計算機上の絶対アドレ
スが絶対アドレスレジスタＡＡＲに得られる。

以上の説明から本実施例のアドレス変換機構はモードフ
ラグＭＤＦにＯをセットした場合には論理アドレスレジ
スタＬＡＲにセットされた実計算機の論理アドレスを、
絶対アドレスレジスタＡＡＲにセットされた実■算機の
絶対アドレスをそれぞれ対応する実主記憶装置の物理ア
ドレスに変換することがわかる。また仮想計算機番号レ
ジスタＶＭＮＯＲに仮想計算機番号ＶＭＮＯをセットし
モードフラグＭＤＦを１にセットした場合には、論理ア
ドレスレジスタＬＡＲにセットされた当該仮想計算機の
論理アドレスを、絶対アドレスレジスタＡＡＲにセット
された尚該仮想口１算機の絶対アドレスをそれぞれ対応
する実主記憶装置の物理アドレスに変換することがわか
る。

２１− すなわち実計算機上の命令を実行中に仮想計算機番号レ
ジスタＶＭＮＯＲに目的とする仮想計算機の仮想計算機
番号をセットしモードフラグＭＤＦを１にし必要な動作
を行なった後モードフラグＭＤＦを０にセットすること
により一時的１こアドレス空間を仮想計算機のアドレス
空間に切り替えることが可能となる。

続いて割り込みを仮想ｆｌＪ機に通知する命令について
説明する。第３図に命令語とオペランドを示している。

ＯＰＣは命令コードのフィールドで割り込み通知命令で
あることを示す値たとえば１６組で’Ｂ２’　　となっ
ている。（ＪＲ，フィールドは第一オペランドとなる汎
用レジスタの番号を、ＧＲｔフィールドは第二オペラン
ドとなる汎用レジスタの番号を保持する。第一オペラン
ドとなる汎用レジスタＧＲｓには通知先の仮想計算機の
仮想計算機番号ＶＭＮ　Ｏが保持されている汎用レジス
タＧ　Ｒ，１の次の番号をもつ汎用レジスタＧ　Ｒ１→
−１には通知先セマフォの当該仮想計算機上の論理アド
レス８ＭＡＤが保持されている。

２２− 第二オペランドとなる汎用レジスタＯＲ８には通知する
メツセージの実計算機上の妬理アドレスが保持されてい
る。通知するメツセージの形式は第４図に示してありそ
の長さは４曲であり第１＠目の５ＯＲＴフイールドは割
り込み原因を示す。たとえば０ならば入出力割り込み、
１ならばタイマ割り込み２ならはりスタート割り込みと
する。パラ７−タ領域はｓｏｎ；’ｒフィールドの値に
より異なっているが本発明の主要部分とは関係がないの
で貌明しない。

次１こ割り込み通知能令の動作について詣、明する。

命令かテフードされ、割り込み通知命令だとわかると命
令の（ＩＲｘ　、　Ｇ　Ｒｔフィールドからオペランド
の汎用レジスタ番号を取り出す。汎用レジスタＧＲｍか
らメツセージのアドレスＭＦｆ８ＡＤを取り出しこのア
ドレスでメツセージを読み出す。絞み出したメツセージ
は図には示していない作業用レジスタに格納される。次
いでメ・ンセージの８０ＲＴフイールドをチニツクする
。０ならば入出力割り込みなので汎用レジスタＧＲ１＋
Ｊから通知先セマフォの仮想岨算磯上の論理アドレスＳ
ＭＡＤを取り出して図には示していない作業用レジスタ
に格納した後汎用レジスタＧＲｘから仮想計算機番号Ｖ
ＭＮＯを取り出して仮想側算機番号レジスタＶＭＮＯＲ
にセットしモードフラグＭＤＦ’を１にセットすること
により仮想計算機モードにする。こうすることによって
アドレス空間は一時的に汎用レジスタＧＲｍの保持する
仮想計算機番号で識別される仮想計算機のアドレス空間
すなわちメツセージの通知先の仮想計算機のアドレス空
間に切り替わる。

５ＯＲＴフイールドが１または２の時はまず上述のよう
にしてアドレス空間をメツセージの通知先の仮想計算機
のアドレス空間に切り替える。次いで通知先のセマフォ
の論理アドレスをシステムベース８Ｂから取り出し上記
セマフォの論理アドレスＳＭＡＤを格納した作業用レジ
スタと同じレジスタに格納する。

この時点でアドレス空間は通知先の仮想計算機のアドレ
ス空間に切り替っておりメツセージと通知先セマフォの
論理アドレスはそれぞれ作業用レジスタに格納されてい
る。次に作業用レジスタの保持するセマフォの論理アド
レスで通知先セマフォＳＭを取り出しセマフォカウント
ｓｃ’ｒをチェックする。零才たけ正の場合はメツセー
ジ待ち７゛ロセスはないので通知先セマフｒ８Ｍのセマ
フｔカウン）８ＣＴを１増加させてモードフラグＭＤＦ
に０をセットする。こうすることによってアドレス空間
が実計算機のアドレス空間に切り替わる。次にコンディ
シーンコードを１にセットして命令を終ｒする。

一方負の場合にはメ・ｙセージ待ちのプロセスがあるの
で通知先セマフォ８Ｍのメツセージ待ちグしてメツセー
ジ待ちプロセス待ち行列ＭＰＲＱの筆頭のプロセスリン
クＰＲＬＨを取り出す。プロセスリンクＰＲＬＨのＮＬ
フィールドの値を通知先セマ７ｒＳＭ（Ｄメツセージ待
ちプロセス待ち行列ポインタＭＰＲＱＰに書き込んでプ
ロセスリンクＰＲＬａヲ待ち行列ＭＰｒＬＱからはずし
セマフォカウント８ＣＴ２ｂ− を］増加させる。Ｐ　ＩＩＬ　１にのＰＮＯフィールド
からプロセス番号ＰＮＯを取り出す。このプロセス番号
ＰＮＯで表わされるプロセスのプロセス制御ブロックＰ
ＣＢの先頭アドレスを求めるためにシステムベース８Ｈ
のＦＴＰフィールドからプロセス表ポインタＰ’ｌ”Ｐ
を取り出しその値とプロセス番号ＰＮＯとでプロセス表
ＰＴの当該プロセスのエントリーアドレスを計算する。

このアドレスで当該エントリーを取り出すと当該プロセ
スのプロセス制御ブロックＰＣＢの先頭アドレスが得ら
れる。次Ｃζ作業用レジスタに保持されているメツセー
ジを上記プロ七　　　′ス制御ブロックの汎用レジスタ
領域ＧＩＩ、ＧＸ。

Ｇｓ、Ｇｓ　に格納する。

この時点でメツセージが目的のプロセスにわたったこと
になる。その後プロセスリンクＰＲＬｕを図には示して
いないレディキューＲＤＹＱの最後尾につなぐためにシ
ステムベースＳＢのＲＤＹＱＰフィールドからレティキ
畠−ポインタＲＤＹＱＰを取り出す０このポインタの値
が０ならばレディキューＲＤＹＱは空なのでシステムベ
ース８Ｈのｌ’ＬＤＹＱＰフィ２６− −ルドに上記プロセスリンクＰＲＬＨのプロセスリンク
セグメントの先頭からの相対アドレスを書き込みプロセ
スリンクＰＲＬ、、のＮＬフィールドに０を書き込む。

またレディキューポインタＲＤＹＱＰの価がＯでなけれ
ばプロセスリンクセグメントの先頭アドレスとレディキ
ー−ポインタＲＤＹＱＰ　（７）値からレディキー−Ｒ
ＤＹＱの先頭のプロセスリンクをとり出しＮＬフィール
ドを調べＯでなければ次のプロセスリンクを取り出す。

このようにしてＮＬフィールドがＯになるまで続けて最
後尾のプロセスリンクをさがす。最後尾のプロセスリン
クがみつかるとそのプロセスリンクのＮＬフィールドに
つなぐべきプロセスリンクＰ）ＬＬＨのプロセスリンク
セグメントの先頭からの相対アドレスを書き込みつなぐ
べきプロセスリンクＰＲＬＨのＮＬフィールドに０を誉
き込む。このようにしてレディキューＲＤＹＱに当該プ
ロセスリンクＰＲＬＨをつないだあとで上記プロセス制
御ブロックＰＣＢの８ＴＡ、ＴＥフィールドをメツセー
ジ待ち状態から実行可能状態に書きなおす。

これで領域計算機上の操作はすべて終ったのでモードフ
ラグＭＤＦにＯをセットすることによってアドレス空間
を集計算機のアドレス空間にもどしコンディジ禦ンコー
ドＣＣにＯをセットして命令を終了する・ 以上のような割り込み通知命令を設けることにより仮想
計算機上の対象のアドレスを実主記１．ｌ！装置の物理
アドレスに変換する動作がハードウェア／ファームウェ
アによって行なわれるので従来のソフトウェアで行なっ
ていたことにくらべると格段に高速化される。よって本
発明によれば仮想計算機システムの性能が向上される。

【図面の簡単な説明】

第１図（ａｌは本発明の一実施例における仮想計算機の
主記憶上にある制御構造体を示すブロック図、第１図（
ｂ）は本実施例における仮想計算機上のセマフォとメツ
セージ待ちのプロセスの待ち行列を示すブロック図、第
２図は本実施例におけるアドレス変換機構を示すブロッ
ク図、第３図は本実施例における割り込み通知命令の命
令語とオペランドを示す構成図、第４図は通知するメツ
セージの形式を示す図である。 ８Ｂはシステムベース、１）Ｔはプロセス表、ＰＣＢは
プロセス制御ブロック、８Ｍはセマフォ、ＰＲＬＨ。 ＰＲＬＴはプロセスリンク、ＭＤＦはモードフラグ、Ｍ
Ｄはモード、ＲＭＮＯＲは実計算機番号レジスタ、ＲＭ
ＮＯは実計算機番号、ＶＭＮＯＲＦｉ仮想組算機番号レ
ジスタ、ＶＭＮＯは仮想計算機番号、ＭＰＸはマルチプ
レクサ、ＭＮＯは計算機番号、ＬＡＲは論理アドレスレ
ジスタ、５ＧＰＧはセグメント番号ページ番号、ＰＲＡ
はページ内アドレス、ＴＣＢはアドレス変換バッファ、
ＰＧＮＯはページ番号、ＡＡＲは絶対アドレスレジスタ
、ＢＨ３人、　　ＢＮＯＰはブロック番号、Ｂｌ’ＬＡ
はブロック内アドレス、ＡＴＭはアドレス変換メモリ、
ＡＴＶＡはアドレス変換メモリのエントリーに対するア
ドレスＰＡは実主記憶装置の物理アドレス、ＯＰＣは命
令コードＧＲ重、ＧＲ禽は汎用レジスタ番号、ｆ９ＭＡ
ＤｕセマフＴの論理アドレス、ＭＥＳＡＤはメツセージ
のアドレス、ＳＯＲＴ第２図 −４０７−

Claims (1)

【特許請求の範囲】
1. ファームウーアまたはハードウーアがプログラムの実行
   とは非同期に起きた割り込みの原因を解析し、その原因
   を示すメツセージを作成してセマフォに対する仮想化オ
   ペレージ訝ンによりソフトウェアに通知するアーキテク
   チャをもつ１つ以上の計算機を仮想計算機とし°Ｃ実現
   する情報処理装置ニオいて、実プロセツサがアクセスで
   きるアドレス空間を一時的に仮想計算機の操作できるア
   ドレス空間に切り替える手段を有し、操作対象としてす
   くなくとも通知すべきメツセージと通知先の仮想計算機
   を識別する仮想目１算機識別子とを指定して、通知すべ
   きメツセージの中に通知先セマフォを特定するに要する
   情報かない場合にはさらに通知先セマフォを特定するに
   要する情報を操作対象として指定し、通知すべきメツセ
   ージの中に通知先セマフォを特定する情報がある場合は
   この情報を使って、上記操作対象となるメツセージ、仮
   想計算機識別子、通知先セマフォを特定する情報のうち
   主記憶上にあるものを作業用レジスタに取り出した後上
   記アドレス空間切り替え手段でもって実プロセツサのア
   クセスできるアドレス空間を一時的に上記仮想計算機識
   別子で識別される仮想計算機の７ドレス空間に切り替え
   当該メツセージの中に通知先セマフォを特定するに要す
   る情報がある場合はこの情報と、ない場合には操作対象
   として指定された上記情報と仮想計算機のアドレス空間
   内Ｉこ設定されている情報とを使い通知先セマフォを特
   定し、当該メツセージと通知先セマフォ１こ通知した後
   アドレス空間を上記アドレス空間切り替え手段によって
   実計算機のアドレス空間にもどして終了する命令とを有
   することを特徴とする情報処理装置。