JPS59132061A - Multi-microprocessor system - Google Patents

Multi-microprocessor system

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Publication number
JPS59132061A
JPS59132061A JP614783A JP614783A JPS59132061A JP S59132061 A JPS59132061 A JP S59132061A JP 614783 A JP614783 A JP 614783A JP 614783 A JP614783 A JP 614783A JP S59132061 A JPS59132061 A JP S59132061A
Authority
JP
Japan
Prior art keywords
microprocessor
module
processor
interrupt
interrupt request
Prior art date
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Pending
Application number
JP614783A
Other languages
Japanese (ja)
Inventor
Hiroshi Wakabayashi
若林　博史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP614783A priority Critical patent/JPS59132061A/en
Publication of JPS59132061A publication Critical patent/JPS59132061A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

PURPOSE:To simplify a circuit, by constituting plural microprocesser (mu-processor) modules consisting of mu-processor local modules consisting of a mu-processor and an interruption control circuit, FF groups, and interrupt instruction detecting circuits and connecting them to a common bus. CONSTITUTION:Each mu-processor module 4, 10, 16 are constituted with mu-processor local modules 2, 8, and 14 consisting of processors 1, 7, and 13 and interruption control circuits 3, 9, and 15, FF groups 5, 11, and 17, and interrupt instruction detecting circuits 6, 12, and 18 and are connected to a common bus 19. When an interruption request is outputted from the mu-processor to the bus 19 for the purpose of interrupting the mu-processor module 4 from the mu-processor module 16, the interruption request is detected by a means 6 and is stored in the FF group 5. The output of the FF group 5 is inputted to the interruption control circuit 3 to request the interruption to the mu-processor 1. The mu-processor module 4 executes the request from the module 16. Thus, an interruption control signal line is made unnecessary to simplify the circuit.

Description

【発明の詳細な説明】 本発明は、複数個の共通化されたマイクロプロセッサモ
ジュールによ多構成したマイクロプロセッサシスチムニ
関スル。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a microprocessor system multi-configured with a plurality of shared microprocessor modules.

従来のマイクロプロセッサシステムにおいては、システ
ムバスに割込み専用線路を用意し、それぞれの線路に対
して割込み要求元マイクロプロセッサモジュールと、そ
の割込み受付は先マイクロプロセッサモジュールとを物
理的に接続して割込み制御を行なっていた。In conventional microprocessor systems, interrupt control is performed by providing dedicated interrupt lines on the system bus, and physically connecting the microprocessor module that requests an interrupt to each line and the microprocessor module that accepts the interrupt. was doing.

斯かる従来の割込み制御方式では、それぞれのマイクロ
プロセッサの内部で割込み制御回路を共通に構成するこ
とができ々いと云う欠点があった。Such conventional interrupt control systems have the disadvantage that it is difficult to configure a common interrupt control circuit within each microprocessor.

また、システムバスに用意した割込み専用線路の数によ
って割込み要求を送出する数が制限され、さらに線路ご
とに割込み要求元と割込み受付は先とをそれぞれ１台の
マイクロプロセッサモジュールに割当てることしかでき
ないと云う欠点があった。Additionally, the number of interrupt requests that can be sent is limited by the number of dedicated interrupt lines provided on the system bus, and each line can only be assigned an interrupt request source and an interrupt receiver to one microprocessor module. There was a drawback.

本発明の目的は、複数個の同一構成のマイクロプロセッ
サモジュールをシステムバスにょシ相互接続し、各マイ
クロプロセッサモジュールをマイクロプロセッサローカ
ルモジュールと、フリップフロップ群と、割込み要求検
出回路とにより構成Ｌ１　さらに各マイクロプロセッサ
ローカルモジュールをマイクロプロセッサと割込み制御
回路とにより構成することにょシ従来方式の欠点を除去
し、上記任意のマイクロプロセッサモジュール間で割込
み要求の送出と受付けとが可能であるように構成したマ
ルチマイクロプロセッサシステムを提供することにある
。An object of the present invention is to interconnect a plurality of microprocessor modules with the same configuration through a system bus, and each microprocessor module is configured with a microprocessor local module, a group of flip-flops, and an interrupt request detection circuit. The disadvantages of the conventional system in which the microprocessor local module is configured by a microprocessor and an interrupt control circuit are eliminated, and the multiprocessor module is configured so that interrupt requests can be sent and received between any of the microprocessor modules mentioned above. Its purpose is to provide microprocessor systems.

本発明によるマルチマイクロプロセッサシステムは、同
一構成の複数個のマイクロプロセッサモジュールと、複
数個のマイクロプロセッサモジュールに接続され、複数
個のマイクロプロセッサモジュールの間で情報を転送す
るだめのシステムバスとを具備している。A multi-microprocessor system according to the present invention includes a plurality of microprocessor modules having the same configuration and a system bus connected to the plurality of microprocessor modules for transferring information between the plurality of microprocessor modules. are doing.

複数個のマイクロプロセッサモジュールのそれぞれには
、マイクロプロセッサローカルモジュールと、フリップ
フロップ群と、割込み要求命令検出回路とを内蔵してい
る。Each of the plurality of microprocessor modules includes a microprocessor local module, a group of flip-flops, and an interrupt request instruction detection circuit.

マイクロプロセッサローカルモジュールハ、マイクロプ
ロセッサと割込み制御回路とから成立っている。The microprocessor local module consists of a microprocessor and an interrupt control circuit.

本発明によれば、複数個のうちの任意のマイクロプロセ
ッサモジュールに内蔵された割込み制御回路の指示によ
シ、上記任意のマイクロプロセッサモジュールに内蔵さ
れたマイクロプロセッサから割込み要求を送出すること
かできる。According to the present invention, an interrupt request can be sent from a microprocessor built in any one of the plurality of microprocessor modules according to instructions from an interrupt control circuit built in any one of the microprocessor modules. .

さらに、複数個のうちの他の任意のマイクロプロセッサ
モジュールに内蔵された割込み要求命令検出回路におい
て、上記割込み要求を検出でき、上記他の任意のマイク
ロプロセッサモジュールに内蔵されたフリップフロップ
群にこれを受付けることができる。Furthermore, the interrupt request instruction detection circuit built in any other microprocessor module among the plurality of microprocessor modules can detect the interrupt request, and send it to the flip-flop group built in any other microprocessor module. Can be accepted.

本発明においては、上配割込み要求に応じて、上記他の
任意のマイクロプロセッサモジュールに内蔵されたマイ
クロプロセッサにより処理を行なうことができる。In the present invention, processing can be performed by a microprocessor built in any of the other microprocessor modules mentioned above in response to an upper interrupt request.

次に、本発明の一′・す流側について図面を参照して説
明する。Next, the first part of the present invention will be explained with reference to the drawings.

）・１図は本発明によるマルチマイクロプロセッサシス
テムの一実施例を示す図である。)・Figure 1 is a diagram showing an embodiment of a multi-microprocessor system according to the present invention.

第１図において、マルチマイクロプロセッサシステムは
３個のマイクロプロセッサモジュール４．１０．１６と
システムバス１９とによって構成されている。　マイク
ロプロセッサモジュール４．１０．１６はいずれも同一
の構成である。In FIG. 1, the multi-microprocessor system is made up of three microprocessor modules 4.10.16 and a system bus 19. All microprocessor modules 4.10.16 have the same configuration.

マイクロプロセッサモジュール４はマイクロプロセッサ
ローカルモジュール２と、フリップフロップ群５と、割
込み要求命令検出回路６とから成立つ。The microprocessor module 4 includes a microprocessor local module 2, a flip-flop group 5, and an interrupt request instruction detection circuit 6.

マイクロプロセッサローカルモジュール２は、マイクロ
プロセッサ１と割込み制御回路３とを備えている。　フ
リップフロップ群５は牙１〜牙ｎのフリップフロップ５
−１〜５−ｎから成立っている。The microprocessor local module 2 includes a microprocessor 1 and an interrupt control circuit 3. Flip-flop group 5 includes flip-flops 5 of fang 1 to fang n.
-1 to 5-n.

マイクロプロセッサモジュール１０ハマイクロプロセツ
サローカルモジユール８と、フリップフロップ群１１と
、割込み要求命令検出回路１２とかう成立つ。　マイク
ロプロセッサローカルモジュール８はマイクロプロセッ
サ７と割込み制御回路９とを備えている。The microprocessor module 10 includes a microprocessor local module 8, a flip-flop group 11, and an interrupt request instruction detection circuit 12. The microprocessor local module 8 includes a microprocessor 7 and an interrupt control circuit 9.

フリップフロップ群１１は第１〜オｎのフリップフロッ
プ１１−１〜１１−ｎから成立っている。The flip-flop group 11 is made up of first to on flip-flops 11-1 to 11-n.

マイクロプロセッサモジュール１６ハマイクロフロセツ
サローカルモジユール１４ト、フリップフロップ群１７
と、割込み要求命令検出回路１８とから成立つ。16 microprocessor modules, 14 microprocessor local modules, and 17 flip-flop groups.
and the interrupt request instruction detection circuit 18.

マイクロプロセッサローカルモジュール１４ハ、マイク
ロプロセッサ１３と割込み制御回路１５とを備えている
。　　フリップフロップ群１７は第１〜オｎのフリップ
フロップ１７−１〜１７−ｎから成立っている。A microprocessor local module 14c includes a microprocessor 13 and an interrupt control circuit 15. The flip-flop group 17 is made up of first to on flip-flops 17-1 to 17-n.

それぞれのマイクロプロセッサモジュール４．１０．１
６のなかでは、それぞれのマイクロプロセッサ１．７．
１３による処理が並行して行なわれていることは勿論で
ある１、 いま、マイクロプロセッサモジュール１６からマイクロ
プロセッサモジュール４に対して割込み処理を要求する
必要性が生じた場合を想定する。Each microprocessor module 4.10.1
6, each microprocessor 1.7.
It goes without saying that the processing by the microprocessor module 13 is performed in parallel.1 Now, assume that it becomes necessary for the microprocessor module 16 to request the microprocessor module 4 for interrupt processing.

最初に、マイクロプロセッサモジュール１６ニ内蔵され
たマイクロプロセッサ１３からマイクロプロセッサモジ
ュール４に対する割込み要求がシステムバス１９に出力
される。　このシステムバス１９にはマイクロプロセッ
サモジュール４．１０゜１６が接続されている。　そこ
で、マイクロプロセッサモジュール４に内蔵されている
割込み要求命令検出回路６は上記割込み要求を検出し、
フリップフロップ群５の内部に上記割込み要求が記憶さ
れる。　フリップフロップ群５の出力は割込み制御回路
３に入力され、フリップフロップ群５のｎ個の出力のう
ちで複数個がセットされていれば、それらの情報に優先
順位を付けてマイクロプロセッサ１に割込み要求を送出
する。　これにより、マイクロプロセッサモジュール４
はマイクロプロセッサモジュール１６からの割込み要求
を実行する。First, an interrupt request to the microprocessor module 4 is output to the system bus 19 from the microprocessor 13 built in the microprocessor module 16 . A microprocessor module 4.10.16 is connected to this system bus 19. Therefore, the interrupt request instruction detection circuit 6 built in the microprocessor module 4 detects the interrupt request, and
The above interrupt request is stored inside the flip-flop group 5. The output of the flip-flop group 5 is input to the interrupt control circuit 3, and if more than one of the n outputs of the flip-flop group 5 is set, the information is prioritized and an interrupt is sent to the microprocessor 1. Submit a request. This allows microprocessor module 4
executes an interrupt request from microprocessor module 16.

逆に、マイクロプロセッサモジュール４がらマイクロプ
ロセッサモジュール１６に割込み要求を送出する場合に
は、マイクロプロセッサＩＩ／Ｃ，よりマイクロプロセ
ッサモジュール１６に対する割込み要求をシステムバス
１９に出力すればよい。Conversely, when the microprocessor module 4 sends an interrupt request to the microprocessor module 16, the microprocessor II/C may output the interrupt request to the microprocessor module 16 to the system bus 19.

以上説明したように、本発明によれば複数個の同一構成
のマイクロプロセッサモジュールをシステムバスによシ
相互接続し、各マイクロプロセッサモジュールをマイク
ロプロセッサローカルモジュールと、フリップフロップ
群と、割込み要求命令検出回路とにより構成し、さらに
各マイクロプロセッサローカルモジュールをマイクロプ
ロセッサと割込み制御回路とにょυ構成することにより
割込み制御に汎用性を与え、上記任意の一イクロプロセ
ッサモジュールノ間で割込み要求の送出と受付けとをβ
工能にすることにより、システムバスに対する割込み制
御信号専用線路が不必要になり、システム１１４成が大
幅にＭｊ略化てきると云う効果がある。As described above, according to the present invention, a plurality of microprocessor modules having the same configuration are interconnected via a system bus, and each microprocessor module is connected to a microprocessor local module, a group of flip-flops, and an interrupt request instruction detector. Furthermore, by configuring each microprocessor local module with a microprocessor and an interrupt control circuit, it provides versatility in interrupt control, and allows interrupt requests to be sent and received between any one of the above microprocessor modules. and β
By making it more sophisticated, a dedicated line for interrupt control signals to the system bus becomes unnecessary, and the system 114 configuration can be greatly simplified.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明により構成したマルチマイクロブａセッ
サシステムの一実施例を示すブロック図である。 １．７．１３・・・マイクロプロセッサ２．８．１４・
・・マイクロプロセッサローカルモジュール ３．９．１５・・・割込み制御回路 ４．１Ｏ１１６・・・マイクロプロセッサモジュール５
．１１．１７・・・フリップフロップ群５−１〜５−ｎ
、１１−１〜１１−ｎ、１７−１〜１７−ｎ・・・フリ
ップフロップ ６．１２．１８・・・割込み要求命令検出回路１９・・
・システムバス 特許出願人　日本電気株式会社FIG. 1 is a block diagram showing an embodiment of a multi-microbe processor system constructed according to the present invention. 1.7.13... Microprocessor 2.8.14.
...Microprocessor local module 3.9.15...Interrupt control circuit 4.1O116...Microprocessor module 5
．． 11.17...Flip-flop group 5-1 to 5-n
, 11-1 to 11-n, 17-1 to 17-n...Flip-flops 6.12.18...Interrupt request instruction detection circuit 19...
・System bus patent applicant NEC Corporation

Claims (1)

【特許請求の範囲】[Claims] 同一構成の複数個のマイクロプロセッサモジュールと、
前記複数個のマイクロプロセッサモジュールに接続され
ていて、前記複数個のマイクロプロセッサモジュールの
間で情報を転送すルだめのシステムバスとを具備したマ
ルチマイクロプロセッサシステムにおいて、前記複数個
のマイクロプロセッサモジュールのそれぞれがマイクロ
プロセッサローカルモジュールト、フリップフロップ群
と、割込み要求命令検出回路とを備え、前記マイクロプ
ロセッサローカルモジュールがマイクロプロセッサと割
込み制御回路とから成立ち、前記複数個のうちの任意の
マイクロプロセッサモジュールに内蔵された割込み制御
回路の指示により、前記任意のマイクロプロセッサモジ
ュールに内蔵されたマイク。プロセッサから割込み要求
を送出することかでき、かつ、前記複数個のうちの他の
任意のマイクロプロセッサモジュールに内蔵された割込
み要求命令検出回路において、前記割込み要求を検出す
るとともに、これを前記他の任意のマイクロプロセッサ
モジュールに内蔵されたフリップフロップ群に受付ける
ことができ、前記割込み要求に応じて前記他の任意のマ
イクロプロセッサモジュールに内蔵されたマイクロプロ
セッサにより処理を行なうことができるように構成した
ことを特徴とするマルチマイクロブ・ロセツサシステム
。a plurality of microprocessor modules with the same configuration;
a system bus connected to the plurality of microprocessor modules for transferring information between the plurality of microprocessor modules; Each includes a microprocessor local module, a group of flip-flops, and an interrupt request instruction detection circuit, and the microprocessor local module is composed of a microprocessor and an interrupt control circuit, and any microprocessor module among the plurality of microprocessor modules A microphone built into said arbitrary microprocessor module under the direction of an interrupt control circuit built into said microprocessor module. An interrupt request instruction detection circuit capable of sending an interrupt request from the processor and built in any other microprocessor module among the plurality of microprocessors detects the interrupt request and transmits the interrupt request to the other microprocessor module. The interrupt request can be received by a group of flip-flops built in any microprocessor module, and can be processed by the microprocessor built in any other microprocessor module in response to the interrupt request. A multi-microbe losser system featuring:
JP614783A 1983-01-18 1983-01-18 Multi-microprocessor system Pending JPS59132061A (en)

Priority Applications (1)

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JP614783A JPS59132061A (en) 1983-01-18 1983-01-18 Multi-microprocessor system

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JP614783A JPS59132061A (en) 1983-01-18 1983-01-18 Multi-microprocessor system

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ID=11630403

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JP614783A Pending JPS59132061A (en) 1983-01-18 1983-01-18 Multi-microprocessor system

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50128951A (en) * 1974-03-29 1975-10-11
JPS50156336A (en) * 1974-06-05 1975-12-17
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