JPS59122050A

JPS59122050A - デ−タ伝送装置

Info

Publication number: JPS59122050A
Application number: JP57227353A
Authority: JP
Inventors: Masahiro Hirayama; 正博平山
Original assignee: KANTO DENSHI KIKI HANBAI KK
Current assignee: KANTO DENSHI KIKI HANBAI KK
Priority date: 1982-12-28
Filing date: 1982-12-28
Publication date: 1984-07-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、データ伝送装置に関する。

第１図にデータ多重化通信システムを示す。複数のチャ
ンネルＡ、Ｂ、Ｃ，Ｄが存在し、該チャンネルのデータ
をモデム１００で多重化し、変調を行う。変調された多
重データは、回線１０１を転送してゆき、モデム１０２
て受信される。モデム１０２では、復調及び多重化デー
タの分離を行い、各チャンネルＡ、Ｂ、Ｃ，Ｄ対応のチ
ャンネルＡ′、Ｂ′、　Ｃ’　、　Ｄ’へと送信を行う
。

回線は電気回線の他に、光フアイバー回線を使用する。

光フアイバー回線使用時には、高速転送を可能とする。

第２図に多重化データ伝送形式の一例を示す。

チャンネルＡ、Ｂ、Ｃ，Ｄをサンプル点毎にサンプルし
、各サンプル点毎に得られる４ビットデータａ、ｂ、ｃ
、ｄを時系列で送る。この時系列とは、４ビツトデータ
ａ　、　ｂ　、　ｃ　、　ｄ’ｚａ−＋ｂ−＋ｃ→ｄの
順で送出することである。更に、ａ、ｂ。

ｃ、ｄに変調をかけることもちシうる。更に、テータａ
、ｂ、ｃ、ｄは、それぞれ１”か“０″かの１ビツトを
示す。各サンプル点のデータを送出する区間はフレーム
と呼ばれ、サンプル点からＭ個でおれば、Ｍ個のフレー
ムを要して送出する。

第３図に多重化データ伝送のフォーマットの一例を示す
。１フレームをスタートビット、データ領域、ストップ
ビットで構成した。データ領域には、本来の送出すべき
データの他にパリティビット等のチェック用データが付
加されることがある。

データ伝送の送出波形は、同期方式であるか非同期方式
であるかによって変る。

かかる多重伝送では、送出波形のデユティ比をどうする
かが重要なテーマとなる。送出波形のデユティ比は、特
に受信側でのモデムが内部に持つプリアンプの性能を決
める重要な因子でおる。デユティ比が大きい時には、プ
リアンプは低周波レベルに応答する性能を要求される。

デユティ比が小さい時にはプリアンプは高い周波数レベ
ルに応答する性能を要求される。更に、デユティ比が送
出すべきデータの内容に応じて大きく変化することがあ
る。この時には、直流レベルから高い周波数に至るまで
の広範囲の周波数に比・答する性能を要求される。特に
モデムからモデムへのデータ伝送が光通信の時には、高
速通信が可能となるため、デユティ比が大きく変化する
データ伝送形式のもとでは直流レベルから超高周波レベ
ルまでの極めて広い帯域に応答するプリアンプを必要と
する。

更に、最近の光通信では、敵方チャンネルの多重通信を
行う要求がある。敵方チャンネルの多重通信では、デユ
ティ比が変化する伝送形式のもとでは上述よシも更に広
い帯域のプリアンプを必要となる。

本発明の目的は、デユティ比の固定化をはかってなるデ
ータ伝送装置を提供することにある。

更に、本発明の他の目的は、伝送エラーのチェックを容
易にしたデータ伝送装置を提供することにおる。

更に、本発明の他の目的は、送信側のモデムの送出速度
に同期して多重化データを送信側のモデムがラッチ可能
にしたデータ伝送装置を提供することにある。

更に本発明の他の目的は、動作モードの切換えを可能と
することによって種々の動作モードでの動作全可能とし
たデータ伝送装置を提供することにある。

本発明の要旨は以下となる。

（１１送出波形はパルス状波形とする。

（２）１７レームの伝送フォーマットは、スタートビッ
ト、データ領域、ストップビットとよ構成る形式とする
。

（３）　　スタートビット、ストップビットは、独自の
固定したデユティ比をもたせる。両者のデユティ比は互
いに異なる。

（４）　　データ領域でのデータ＠１′と″０＃とけ、
独自のデユティ比を持たせる。両者のデユティ比は互い
に異なる。

（５）１フレームは、可変長方式とする。可変長方式と
は、データ領域のデータビット数を可変とする意味では
なく、データ領域のデータビット数は固定とし、そのデ
ータの内容に応じてデータ領域の時間巾が変るとの意で
ある。データの内容に応じてとは、”１＃と”０＃とで
デユティ比ヲ異ならしめているため、送出データの内容
によってデータ領域の時間帯が変るとの意である。例え
は、４チャンネル多重伝送では、”　００１０　’と１
１０１’とは、送出時間帯は異なる。

（６）１フレームは固定長方式も採用する。この固定長
方式は、データ領域を前半部と後半部とに分け、前半部
には送出すべきデータを乗せ、後半部には、該送出すべ
きデータを反転した反転データを乗せる。この結果、デ
ータ領域は固定長をなす。

後半部に反転データを乗せる理由は、受信側のモデムで
のデータチェックのためである。モデムでのデータチェ
ックでは、前半部のデータと後半部のデータとの一致が
あるが否かを行い、一致の時には正常と判断し、不一致
の時には異常と判断する。

（力　１フレームを固定長とした場合には、送信側のモ
デムは１フレーム毎にフレーム同期りａツクヲ発生する
ことができる。このフレーム同期クロックは、該モテノ
・が上位のデータ送出部のデータを自己がラッチするタ
イミングに供する。従って、モデムの送出速度に応じて
該モデムはデータをラッチでき、データ送出とデータ取
込みとの同期をはかることができる。

（８）１フレームを可変長とするが固定長とする力・の
動作モードの切換を行う。

（９）データ領域でのデータ長の指定を外部から設定さ
せる構成とした。

以下、図面を用いて本発明を詳述する。

第４図、第５図は、４チヤンネルのデータを多重化させ
た場合の本発明のデータ形式の具体例を示す。１フレー
ムは、スタートビット、データ領域、ストップビットよ
シ成る。データ領域は、前半部と後半部とよ構成シ、前
半部は送出データ領域であシ、後半部は反転送出データ
領域である。

第４図では、送出データ（Ｄｌ、Ｄ２．Ｄ３．Ｄｌｌ）
は（１１１１）である故に、反転送出データ（Ｄｌ’　
、　０２’Ｄ５’、Ｄ＋４’）　ｕｃｏｏｏｏ）となる
。第５図では、（１０１１）が送出データであ、ｊＱ、
（０１００）が反転送出データである。

スタートビット、データ、ストップピントは、共にパル
ス状波形となる。パルス状波形とは、そのスタートビッ
ト、データ、ストップビットの各々が必ずＨレベルとＬ
レベルとを持つことを云う。

スタートビットのデユティ比はｌ／１．ストップビット
のデユティ比は７／１．データの中の１１１１１のデユ
ティ比は１／１．データの中の“じのデユティ比は３／
１とさせた。更に、スタートビットの時間巾はＴ、スト
ップビットの時間巾は４Ｔ、データの中の“】＃の時間
巾はＴ、データの中の０＃の時間巾は２Ｔとさせた。こ
の時間巾の設定を、Ｔ、２Ｔ、４Ｔとした理由は、モデ
ムでの変調、復調回路を簡単にできるためである。

史に１データ領域の時間巾は、前半部に対して後半部を
その反転させたものとしただめ、送出すべき４ビットデ
ータＤ１．Ｄ２．Ｄ５．ＤＩ＋がいがなる組合せをとる
かに無関係に一定長さとなる。スタートビット、ストッ
プビットもその時間巾が固定したものである故に、１フ
レームの時間巾は、一定長、即ち固定長となる。

例えば、ｎチャンネル多重化の時には、１フレーム長の
パルス数ＦＮ、１フレームの全時間巾ＦＴは次の如くな
る。

Ｆ　Ｎ　＝　２　ｎ　＋　２　　　＝　（１）Ｆ　Ｔ　
＝　３　ｎ　Ｔ　＋　５　Ｔ　　明・・・・・（２）こ
こで、Ｔは前述した基本周期Ｔを意味する。（１）、（
２）式から、データ数ｎ（チャンネル数ｎ）が一定であ
れば、１フレーム長のパルス数ＦＮ及び】フレームの時
間巾ＦＴは必ず一定値となる。

以上のデータ形式とさせたことによって、フレーム長は
固定方式となった。フレーム長が固定方式となった結果
、送信側のモデムではタイミング的に送出波形を作ｐ易
ぐなったこと、受信側のモデムでは受信波形から比較的
容易に復調できることとなった。更に、パルス状波形と
したため、デユティ比が小さくなり、広帯域のプリアン
プが不用となる利点を持つ。更に、反転データを付加し
たため、データの伝送エラーチェックを簡単に実行でき
る利点を持つ。

更に、フレーム長が固定方式であるため、送信側のモデ
ムでは、該モデムでの送出速度に同期して送出すべき多
重データをラッチできることになる。

本発明のモデムでの送信回路の実施例を第６図に示す。

パラレル人カーシリアル出カ形のシフトレジスタ１は、
８ビツトシフトレジスタであり、正規の４ビット人力ｄ
１　＋　ｄ２　ｒ　ｄ５　ｒ　ｄ４及び該４ピツ）入力
（Ｄイア／＜−夕７Ａ、７Ｂ　、７Ｃ，７Ｄによって反
転した入力ｄｉ　＋　ｄ２　ｒ　ｄ５　ｒ　ｄＢとの計
８ビットのデ〜り（ｄｔ　ｌ　ｃｉ２＋ｄ５　＋　ｄヰ
ｒ　ｄｉ　ｒ　ｄ２１　ｄ５＋　ｄｑ　）と全取込み、
タイミング回路５の出力をなすラッチ信号５ａによって
ラッチする。４ビツト人力ｄ１ｒ　ｄ２＋ｄ５　ｒ　ｄ
ｕ　は４チャンネル多重データでのサンプル点でのデー
タを意味する。

シフトレジスタ１は、ラッチしたデータをタイミング回
路５の出力であるシフトパルス５Ｃ及び制御信号５ｂに
よってシリアルシフトを行い、１ビット単位にコード変
換器２に出力する。この出力のタイミングは、コード変
換器２での変換内容によって変わる。データ“１＃の時
には、時間巾Ｔの時点でコード変換器２は次のデータを
必要とし、データ″０″′の時には、時間巾２Ｔの時点
でコード変換器２は次のデータを必要とする。ストップ
ビラトラ発生した時にも、その時間巾は４Ｔとなる。

かかる送出ビットの内容によってシフトレジスタ１の出
力タイミングを決めるだめの役割を持たせるべく、コー
ド変換器２は、制御信号２ａ’に発生する。従って、該
制御信号２ａ及びシフトパルス５ｂを受けとったシフト
レジスタ１は、コード変換器２が必要とするタイミング
でその出力をコード変換器２に送出することになる。

コード変換器２は、シフトレジスタ１のビット単位のシ
フト出力をラッチし、巾変調（周期変調）を行う。シフ
ト出力が“１ｎの時には、デユティ比を１／１とする周
期Ｔのパルスに変換（変調）して出力する。シフト出力
が１０″の時には、デユティ比を３／１とする周期２Ｔ
のパルスに変換（変調）して出力する。この変調は、前
半４ビツト、後半の反転４ビツトの合計８ピントについ
て次々に行う。

コード変換器２は、８ビツトデータの前後にスタートビ
ット、後段にストップビットを付加する。

スタートビットは、デユティ比１／１で周期Ｔのパルス
となり、ストップビットはデユティ比７／１で周期４Ｔ
のパルスとなる。

コード変換器２は、タイミング回路５の出力である制御
信号５ｃによって制御を受ける。この制御信号５ｃによ
る制御とは、コード変換の処理の制御、スタートビット
及びストップビットの付加処理の制御を意味する。更に
、コード変換器２は、制御信号２ａを発生し、シフトレ
ジスタ１での出力タイミング制御を行う。

タイミング回路５は、クロック発生器６の出力クロック
を取込み、制御信号５ａ、５ｂ、５ｃｉ発生する。

電気／光変換器４は、コード変換器２の出力を取込み光
信号に変換し、相手モデムへ光転送を行う。光転送は、
光ファイバを使用する。

第７図に、送信データ（１０１０）の時のタイムチャー
トを示す。クロック発生器６０発生クロックは、基本周
期Ｔの周期をなす。先ず、上位のデバイスからの４ビッ
ト多重データ（ＮＲＺ方式の波形とする）が確定し、シ
フトレジスタ１は、反転データを含む８ビツトデータ（
１０１（１０１０１）をラッチ信号５ｂの指示によｐラ
ッチする。

データシンチ後、送信タイミングに入ると、タイミング
回路５は、制御信号５ｃをコード変換器２に送る。コー
ド変換器２は、送信フレームの先頭に、デユティ比１／
１１周期Ｔのスタートビットを附加し送出する。次いで
、制御信号２ａ及びシフトパルス５ｂとによりシフトレ
ジスタ１のシフト制御を行い、データ（１０１００１０
１）を次々に送出させ、コード変換器２に取込ませる。

かかるデータ（１０１００１０１）のコード変換を直列
に１ビット単位に実行し、コード変換器２は、次々に電
気／光変換器４にその変換後の出力を送り、光送出させ
る。

データ（１０１００１０１）の送出完了すると、コード
変換器２はデユティ比７／１で周期４Ｔのストップビッ
トを付加し、電気／光変換器４にその出力を送り、光送
出させる。以上のスタートビットの開始点から、ストッ
プビットの終了点までの区間が１フレームをなす。次の
フレームでは、次に送るべき多重データ（１１００）を
（１１００００１１）の８ビツトデータとして同様な送
出制御をなす。

尚、第７図でシフトレジスタ１の出力波形の中で点線で
示した区間は、タイミング的にみてスタートビット位置
、ストップビット位置に相当するとの意であｐｌ　シフ
トレジスタ１がスタートビット、ストップビットを発生
させることは意味しない。

第８図はモデム内の受信回路の実施例図である。

光／電気変換器１ｏは、変換器４がら光フアイバーケー
ブルを介して送出されてくる直列データを取込み、次々
に電気信号に変換する。

コード逆変換器１２は、タイミング回路１８０制御信号
１８ｂの制御のもとに、復調を行なう。この復調は、周
期Ｔのパルスを１１″に、周期２Ｔのパルスを“０”に
する処理となる。この他に、スタートビット、ストップ
ビットの復調を行う。

シリアル−パラレル出方形のシフトレジスタ１３は、コ
ード逆変換器１２の出方をシリアルに取込みパラレル出
力する。この人力ランチ及び出方タイミングは、タイミ
ング回路１８のタイミング信号１８ａによってなす。

比較器１４は、レジスタ１３の８ビツトデータ及び先頭
ビットであるスタートビットを取込み、スタートビット
を除く上位４ビツトと下位４ビツトとの一致の有無を比
較する。比較は、上位４ビツトと下位４ビツトのそれぞ
れ対応するビット相互のインヒビット論理をとシ、且つ
４ビツトのインヒビット論理のすべての出力が″１＃で
ある時（アンド論理出力が“１＃との意）、データの送
信は正常テする旨の判定を行う。４ピントのインヒビッ
ト論理のいずれか１つでも＠じであれば、データ送信エ
ラーが発生したものと判定する。

データ送信が正常との判定時には、ラッチ信号１４ｂを
発生し、上位４ビツトをラッチ回路１５にラッチさせる
。このラッチ信号１４ｂはシフトレジスタ１３の最上位
ビットであるスタートピントが存在し、且つ比較正常と
の２条件で発生する。

データ送信が異常であれば、エラー信号１４ａを発生し
、タイミング回路１８の出力をロックし、且つラッチ回
路１５へのデータラッテも行わない。

シフトレジスタ１３のデータのリセット条件は以下とな
る。第１に逆変換器１２でのストップビットを確認した
時、第２にラッチ回路でデータを正常にランチした時で
ある。この第１．第２の条件のいずれかが成立した時に
シフトレジスタ１３のデータリセットを行う。

尚、比較の結果、異常発見時には、その異常信号１４ａ
によってシフトレジスタ１３をリセットさせてもよいが
、２）ツブビットの検出を必ず伴う故に、異常信号１．
４　ａによってシフトレジスタ１３をリセットさせる必
要は特にない。更に、エラー発生時のタイミング回路１
８の出力ロックは、その該当フレームのみであシ、新た
な７レーム受信に際しては解除を受ける。

以上の実施例によれば、４ビツトデータ転送に際し、特
別のパリティピッ）ｋ付加することなく、単に反転デー
タを付加するだけでデータチェックを行うことができた
。更に、フレーム長が一定であるため、データの変調、
復調の制御が容易となる。更に、パルス状送出の故に、
デユティ用の特別の対策は不用となった。

第９図は本発明の他の実施例図を示す。４チャンネルＡ
、Ｂ、Ｃ，Ｄ用の機器２１　、２２　、２３　、２４は
、マイクロプロセッサ（ＣＰＵ）の事例から各種Ｉ１０
までを含む広い意味をなす。バッファ加は、バッフ７Ｌ
／ジスタ２０Ａ　、２０Ｂ　、２０Ｃ，２０Ｄよ構成る
。該バッファレジスタ２０Ａ　、２０Ｂ　、２０Ｃ，２
０Ｄは、機器２１゜２２　、２３　、２４からアクセス
でき、且つモデム側の送信回路からもアクセスできる。

即ち、両方向性のアクセス機能を持つ。機器２１　、２
２　、２３　、２４は、動作速度を同一にすることもあ
るが、一般的には互いに異なる速度を持つ。従って、機
器２１　、２２　、２３．２４は互いに非同期に動作す
るものと考えてよい。

機器２１　、２２　、　Ｚ３　、２４の動作速度は、モ
デムの動作速度と異なることが一般的である。一般には
、モデムは、各機器２１　’、　２２　、２３　、２４
の動作速度に比して小さい。且つ各機器２１　、２２　
、２３　、２４とモデムとも非同期が一般的である。

こうした各機器２１　、２２　、２３　、２４相互での
非同期、各機器２１　、２２　、２３　、２４とモデム
との非同期とから、両方向性アクセスを可能とするバッ
ファレジスタ２０Ａ　、２０Ｂ　、２０Ｃ，２０Ｄを設
けた。

以上の次第でバッファ加には、各機器２１　、２２　。

ｎ、２４の都合によシデータが格納される。このバッフ
ァ加のレジスタ２ＯＡ　、２０Ｂ　、２０Ｃ，２０Ｄに
格納されたデータは、モデムの都合によって読出されし
ジスタ１１に格納される。レジスタ１１は、第６図のレ
ジスタ１と各インバータ７Ａ、７Ｂ、７Ｃ，７Ｄとを含
む構成をなす。レジスタ１１の格納データは、１回で８
ビツトであることは第６図よシ明らかである。

コード変換器２の制御信号２ａは、フレーム単位にその
フレーム開始点でＨとなるパルスをなす。

この制御信号２ａとクロック（クロック発生器６の出力
）との関係を第１０図に示す。制御信号２ａは、フレー
ム周期クロックとも呼びうる。かかる制御信号２ａの発
生によって、バッファレジスタ２０Ａ　、２０Ｂ　、２
０Ｃ，２０Ｄはその格納データを１ピント読出し、レジ
スタ１１にラッチさせる。

以上の構成によれば、送出データのラッチがモデム自体
の要求のみによってなし得、各機器２１゜２２、Ｚ３，
２４の動作速度とは全く無関係となる。これによって、
送出データのラッテはモデム自体に同期させることがで
きた。

後半部に反転データを乗せないで送出させることも可能
である。第１１図はその実施例を示す。第６図の実施例
と異なる点はインバータ７Ａ、７Ｂ。

７Ｃ，７Ｄが不用であること、コード変換器２Ａがコー
ド変換器２と異なるコード変換器であることの２点であ
る。

インバータ７　Ａ　、７　Ｂ　ｒ　７　Ｃ＋　７　Ｄは
反転データを作るだめの素子でｓｂ、本実施例にとって
は不用である。

コード変換器２人は、シフトレジスタ１の出力を取込み
、スタートビット、データ、ストップビットの順で変調
を行う。データは、”１″′であれはデユティ比１／１
で周期Ｔのパルス信号とし、“Ｏｎであればデユティ比
３／】で周期２Ｔのパルス信号とし、スタートビットで
あれはデユティ比１／１で周期Ｔのパルス信号とし、ス
トップビットであればデユティ比７／１で周期Ｔのパル
ス信号とする。

この実施例のデータ伝送形式によれは、フレーム長は一
定とならず、送出すべきデータの内容によってそのフレ
ーム長が異なる。いわゆるフレーム長可変方式をなす。

本実施例によれは、反転データを乗せないため、多くの
チャンネルを第６図の実施例に比して高速に送出できる
利点を持つ。更に、コード変換器２人の構成自体も簡単
となる。

第１２図は、第１１図の実施例対応の受信回路の実施例
を示す。本実施例では、コード逆変換器１２Ａ、比較器
１４Ａの構成が第８図の実施例のコード逆変換器１２　
、比較器１４と異なる。コード逆変換器１２Ａは、スタ
ートビット、ストップビットの復調を行う点は従来例と
同じであるが、データ領域で反転データが存在しないた
め、かかる反転データの復調は必要としない。比較器１
４Ａは、反転データが存在しない故に、送信データの反
転データとの比較による伝送エラーチェックは行わない
。その代シに、スタートビットの存在、ストップビット
の存在の有無をチェックし、その結果に従ってラッチ信
号１４ｂの発生の有無の制御を行う。

第１３図は、本発明のモデムの具体的実施例を示す。４
チャンネルｃｈ、Ａ〜ｃｈ、Ｄは、インバータゲ−）　
Ｇ２０　、　Ｇ２２．　Ｇ２８．　Ｇ２９’に介しテラ
ッチレジスタＲＥＧ　１の各入力端】Ｄ〜４Ｄに入力す
る。ラッチレジスタＲＥＧ　１は、入力端１Ｄ〜４Ｄの
４ピツト入力をもとに、該４ビツト入力の反転４ビソト
テータを作成し、入力端ＩＤ〜４Ｄからの４ピントデー
タを含めた８ビツトデータのラッチを行う。クリア端Ｃ
ＬＲは、常時、Ｌレベル入力をなす。更に、クロック端
ＣＬＫへのクロックのＬからＨへの立上シでＡ−Ｄの入
力をランチする。

シフトレジスタＳ　−ＲＥＧ　１は、ＲＥＧ　１の８ビ
ツトパラ出力を入力とし、１ビット単位にＤｏ出力端か
ら、８ビツトデータをシフトしながら出力する。

端子ＳＩはシフト入力端をなし、端子ＳＬはシフトロー
ド信号入力端をなし、ＣＫはクロック入力端をなし、Ｃ
Ｉは内部クロック入力端をなす。

フリップフロップＦＦＩ〜ＦＦ６は、Ｄタイプフリップ
７ａンプであシ、クロック端ＣＫへのクロック入力のタ
イミングでその時のデータ端りへの入力データをランチ
する。

発振器Ｏ８Ｃは、基本クロック（１６ＭＨｚ）の発振を
行う水晶発振器Ｘ−ＴＡＬ、インバータゲートＧ１７．
抵抗Ｒ１より成る。アンプＡＭＰ３は、発振器Ｏ８Ｃの
発振クロックの所定の増巾を行うものであシ、インバー
タゲー）　Ｇ１５　、　Ｇ１６よシ成る。

カウンタＣ０ＵＮＴＩ〜４は、１６進カウンタでｈＤ、
４ビツトカウンタである。４ビツトの中の最上位ビン）
（ＭＳＢ）出力端はＱＤ、第２ビツト出力端はＱＣ，第
３ピツト出力端はＱＢ、第４ビツト（ＬＳＢ）出力端は
ＱＡで示す。更に、ＣＬＫは計数入力端であり、ＣＬＲ
はクリア（リセット）入力端である。

ワンショット回路０８１は、インバータゲー）Ｇ８、抵
抗Ｒ２，コンデンサＣ５，アンドゲートＧ９よシ成る。

ワンショット回路Ｏ８２は、インバータゲートＧ４０゜
Ｇ４１．抵抗Ｒ８、コンデンサＣ９，アンドゲートＧ４
２よシ成る。

ワンショット回路Ｏ８３は、インバータゲートＧ４５、
抵抗Ｒ９，コンデンサＣ１０，アンドゲートＧ４６より
成る。

送信アンプＡＭＰ　１は、トランジスタＱｌ　、抵抗Ｒ
３、Ｒ１３，Ｒ４、コンデンサＣ１３より成る。

受信アンプＡＭＰ　２は、インバータゲー）　Ｇ３０　
。

Ｇ３１　、　Ｇ３２．　Ｇ３３．　Ｇ３４．　Ｇ３５　
、抵抗Ｒ６、ＲＬ２　、　Ｒ５、Ｒ７，コンデンサｃ８
．ｃ１２．Ｃ７よシ成る。

シフトレジスタ５−ＲＥＧ２は、シリアル人カーノくラ
レル出力形のシフトレジスタでアシ、データはＡ、Ｂ端
！υ入る。ＱＡ−ＱＨは８ピツトノくう出力を示す。ク
ロック端ＣＬＫへのクロックがシフトクロックとなる。

比較器ＣＯＭＰは、５−ＲＥＧ２の８ビツト出力を取込
み、上位４ビツトと下位４ビツトとの一致の比較をとる
。Ｑａ−Ｑｄは各ビット対応の比較出力となる。

ラッチレジスタＲＥＧ　２は４ビツトラツチレジスタで
！、ラッチ端ＬＡへのラッチ信号によυ、５−ＲＥＧ２
の下位４ビツトデータをラッテする。この出力が復調デ
ータであシ、チャンネルａｈ、Ａ’〜ｃｈ、Ａ’へと出
力する。

プレイ回路ＤＬは、コンデンサＣ１ｌと抵抗ＲＩＯより
成る。

カウンタＣ０ＵＮＴ２は、送信用のクロック’ｔＱＢ端
より出力し、受信用のクロックをＱＢ端より出力する。

ＱＢ端出力は、基本クロック（１６ＭＨｚ）の１／４分
周出力（４，ＭＨｚ）をなす。

ＩＮＤＩＮ　、　ＩＮＤＯＵＴは、送信、受信のデータ
等のだめの表示出力であり、モニタ用に供する。

送信動作を第１４図の動作波形をもとに説明する。

発振器ＯＳＣは、基本カウンタ（例えば１６ＭＨｚ）を
発生する。ＡＭＰ３は基本クロックを取込み必要な増巾
を行う。ゲートＧ１６の出力はカウンタＣ０ＵＮＴ２の
クロック端ＣＬＫ及びカウンタＣ０ＵＮＴ３のクロック
端ＣＬＫ入力となる。カウンタＣ０ＵＮＴ３は受信動作
に関係する故、ここでは説明を省略する。

カウンタＣ０ＵＮＴ２はクロック端ＣＬＫへの基本クロ
ックを計数する。Ｃ０ＵＮＴ２は４ビツト１６進カウン
タでオシ、最上位（ＭＳ　Ｂ　）ビット位置出力ＱＤは
受信動作で役割を持つゲー）Ｇ５０の一方の入力となシ
、第３ビット位置出力ＱＢは、送信動作に供すべ（Ｓ−
ＲＥＧＩのクロック端ＣＫ及びＦＦ３のクロック端ＣＫ
、ゲー）Ｇ２の一方の入力端への入力となる。Ｃ０ＵＮ
Ｔ２のＱＢ出力は、基本クロックの１／４の分周出力と
なる。

レジスタＲＥＧ　１は、４つのチャンネルｃ１１．Ａ〜
ａｈ、　Ｄの送信データを、インバータゲートＧ２０゜
Ｇ２２　、　Ｇ２８　、　Ｇ２９を介して並列に取込む
。該レジスタＲＥＧ１は、各チャンネル対応の４ビツト
データの他に、この４ビツトデータを反転した４ビツト
反転データを作成する。上位４ビツトデークは、出力端
ＩＱ〜４Ｑから出力し、下位反転４ビツトデータは、出
力端５Ｑ〜８Ｑから出力する。

シフトレジスタ５−ＲＥＧＩは、Ａ−Ｈの入力端を介し
てＲＥＧＩでランチされた８ピツトデータを取込み、Ａ
　−＋　ｆ３−＋　Ｃ→・・・→Ｈの順に出力端Ｄｏか
ら１ビット単位に出力する。

今、チャンネルｃｈ、　Ａでの入力がＨレベルの入力で
あったとすると、インノ（−タゲー）Ｇ２０を介するこ
とによって反転しＬレベルとなる。このＬレベルのｃｈ
、Ａの入力ｉ　ＲＥＧＩがラッチする。このＬレベルは
、ｃｈ、Ａのデータが“１″でおることを意味する。

Ｓ−１Ｇ１は、シフトロード端ＳＬへのシフトロード信
号が入力した時に、入力端Ａ−Ｈへの入力データをラッ
チする。このシフトロード信号は、ＲＥＧ　１のクロッ
ク端ＣＬＫへのクロック入力ともなる。従って、ＲＥＧ
Ｉでの各チャンネルｃｈ、　Ａ〜ｃｈ、Ｄからの入力デ
ータのランチと５−ＲＥＧＩでの８ビット人カデータの
ラッチとは同一信号で行うことになる。５−ＲＥＧＩで
のシフトは、ＣＩとＣＫとで作られる円部クロックＩＣ
Ｋによって行う。

シフトロード信号が発生した時には、フリップ７０ツブ
ＦＦＩ　　のリセット端Ｒにリセット信号が入力となり
、リセットを行う。更に、カウンタＣ０ＵＮＴＩのリセ
ット端ＣＬＲへもゲートＧ４を介してリセット信号が入
力となシ、リセット’１行う。

尚、シフトロード信号の発生は以下となる。カウンタＣ
０ＵＮＴＩの第４ビット位置ＱＡの出力と、第１ビット
位置ＱＤの出力とはアントゲ−）Ｇ５に入力する。この
ゲー）Ｇ５の出力は、第３ビット位置ＱＢ出力と共にナ
ンドゲー）Ｇ３の入力となる。このナントゲートＧ３の
出力が上記シフトロード信号となる。該シフトロード信
号が発生するためには、その直前ではカウンタＣ０ＵＮ
ＴＩのクロック端ＣＬＫへの入力はＬであシ、このＬか
らＨへとクロックが変化することによってシフトロード
信号の発生をみる。まだ、ＦＦ３のセント端Ｓも、その
直前ではＬとなっているが、５−ＲＥＧＩへのデータラ
ッチによ５ＤＯ出力が１１＃となυ、ＦＦＩが“１”の
セットとなる結果、ＦＦ３のＱ出力もＬからＨとなる。

次にメインクロックとなるＣ０ＵＮＴ２のＱＢ出力が立
上った時について考えてみる。それ以前に５−ＲＥＧＩ
　のＳＬ端に入力がきた時の５−ＲＥＧＩの入力データ
Ａ−Ｄが＠１”、即ちして、Ｆ−Ｈが１０＃、即ちＨで
あったとする。この状態では、Ｄｏ出力力Ｌとなる。Ｆ
ＦＩのＱ出力はＬでおる故に、ゲー）Ｇｌ出力はして、
この時、ＦＦ３のＱ出力はＬになる。さて、ＦＦ３のＱ
出力はメインクロックでおるＱＢ出力の立上げ直前まで
はＨとなっている故に、５−ＲＥＧＩはシフトしないこ
とになる。

次に、メインクロックであるＱＢ出力が立下った時を述
べる。この立下げ直前でのＦＦ３のＱ出力は、Ｌであれ
ば、ＦＦ３のＱ出力はＨである。更にメインクロックの
立下げ直前では、このメインクロックがＨである故に０
２出力はＨである。この状態でメインクロックが立下が
ると、Ｇ２出力はＬからＨとなる。このＧ２出力である
Ｌレベルの信号は、Ｏ８１に入力し、このＯ６Ｉはワン
ショットパルスをゲートＧ９から出力する。このワンシ
ョットパルスは、ＦＦ３のＳ端子に入力し、ＦＦ３に“
１″をプリセットする。これによシ、ＦＦ３のＱ出力は
Ｈとなる。更に、上記ワンショットパルスは、Ｃ０ＵＮ
ＴＩのクロック端子ＣＬＫに入力、１個カウントアツプ
を行う。更に、ＦＦ２のリセット信号Ｒにも入力し、Ｆ
Ｆ２をリセットする。

所で、ＦＦ３のＱがＨに、なったことによシ、Ｓ　−Ｒ
ＥＧＩの内部クロックは直前の５−ＲＥＧＩのＣＫ端、
への入力がＬになっていたとの条件によ５．５−ＲＥＧ
Ｉのシフトクロックとなる。５−ＲＥＧＩはこのシフト
クロックによシ１ビットシフトを行う。次いでＦＦＩは
クロック端ＣＫに入力する次のメインクロックの立上ｐ
でこの新しいデータであるＬレベルの信号をＤ入力端に
取込み、新しいデータとしてラッチする。先程の始めの
状態がスタートピントであり、次からが送出データとな
る。

所で、メインクロックの立下る前まではＧ２出力はＬで
ｓｂ、メインクロックの立下りによりＨになる。従って
、結果的に０６出力はＨとなる。

次に再びＦＦ３のゐ出力からＨとなる時、Ｃ０ＵＮＴ２
のＱＢ出力であるメインクロックもＨの時である故、Ｇ
６、出力はＬとなり、再び前のようになった時にＨとな
る。つまシ、メインクロックと同じような波形が０６出
力に出力され、ゲー）ＧＩＵ、アンプＡＭＰ　１を介し
て発光ダイオードＤ１を駆動し、光出力となって送出し
てゆく。

尚、ＦＦ３の互がＨになるのはＧ１出力がＬの時、つま
ｊＱ　ＦＦＩのＱ出力が常にＬの時である。この時、Ｆ
ＦＩのＤ入力がＬであれば同様であるので、ＦＦＩのＤ
入力の入力データがＬであれば、常に１／１のデユティ
比でパルス出力を行うことになる。この繰返し周期はＴ
となる。

５−ＲＥＧＩ　ｏ　Ｄ　Ｏ出力力Ｈ（”ｏ”）ｏ時、Ｆ
ＦＩ（７）Ｑはメインクロックの立上シによりＨになる
が、ＦＦ２の互出力は、リセット端Ｒへ毎回のパルスが
入力することにより毎回のパルスでリセットされるため
、初めのメインクロックの立上シでＬとなる。

従って、５−ＲＥＧＩのＤｏｌ出力Ｈの時はメインクロ
ックの１サイクル分余分に経過した後、０１出力もＬに
なる。

所で、Ｇ１出力がＨの時、メインクロックの立上υによ
シ、ＦＦ３の同出力はＬとなり、Ｇ２出力はメインクロ
ックの立上シ以前の状態、つまυＨになっている。次に
、Ｇｌ出力がＬでメインクロックが立上ると初めてＦＦ
３の同出力がＨになるので、次のメインクロックの立下
υで、Ｇ２出力がＬとなる。そして、メインクロックの
立上りで再びＨになｐｌこの間の周期は２Ｔとなシ、デ
ユティ比はＬ／４（の比で３７１となる。

Ｃ０ＵＮＴＩの計数値が９ｎになったとき、スタートビ
ットを含むデータはすでに０６を介して出力している。

更に、Ｃ０ＵＮＴＩの計数値が”９＃の時はＧ６出力の
入力がＬとなっていて、次のパルスを出させないように
している。

所で、５−ＲＥＧＩの１０番目のデータは、５−ＲＥＧ
Ｉのシリアル入力ピンＳＩがプルアップされているので
Ｈであり、次の１０番目以後のデータは、ＦＦＩのＱ出
力から常にＨで出力されることになるので、Ｇ２出力に
は、周期２Ｔで１／３のデユティ比のパルスが常に出力
することになる。しが１．１ｏ番目に当るデータはＧ６
出力よシ出カされない事となっているので、４Ｔになっ
て出力されることになる（１回休み）。

所で、Ｃ０ＵＮＴ　１が１１回目を計数すると自動的に
Ｃ０ＵＮＴＩをリセットし、５−ＲＥＧＩに新しいデー
タを取込むようなパルス（シフトロードＳＬ）を出す。

この時、１１番目に轟るデータはすでに出力されている
。っまｐ、、再び初めと同じように繰返し、以後同様な
出送信を行う。

受信動作を説明する。第１５図はそのタイムチャートを
示す。

受光ダイオードＤ２は、光ファイバーを介して送信して
くる光入力Ｐ２の受信を行う。受信増巾部ＡＭＰ　２は
、該受光ダイオードＤ２の出力の増ｒｉ」ｋ行い、フン
ショットマルチｏｓ２は、その増申出カをインハータゲ
−）Ｇ３５を介して取込む。ワンショットマルチＯ８２
は、光入力Ｐ２の立下シでトリガを受け、一定巾Ｈとな
るパルス成分を持っ出力ｓ１を発生ずる。

ワンショットＯ８２の出力ｓ１は、１６進カウンタＣ０
ＵＮＴ３のクリア入力端ＣＬＲに入力する。該カウンタ
Ｃ０ＵＮＴ３は、アンプＡＭＰ　３の出力である基本ク
ロックをクロック端子ＣＬＫに取込み計数を行っており
、上記出力Ｓ１がＨレベルとなった時のみリセットを受
ける。従って、該カウンタＣ０ＵＮＴ３は、光入力Ｐ２
の立下シから次の立下シ１での時間の計数を行う。

ここで、ｏｓ２の出力ｓ１の繰返し最小間隔をＴとする
と、該Ｔは、基本クロックの周期τの４倍となる。

カウンタＣ０ＵＮＴ３は、４ビツト１６進カウンタであ
り、その第３ビット位置の出力。Ｂ１第２ビット位置の
出力ＱＣ％第１ビット位置（ＭＳＢ）の出力ＱＤは、第
　図の如くなる。ここで、第３ビット位置の出力ＱＢは
、基本クロックの４倍の一定周期で且っデユティ比１／
１のパルス波形となる。

更に、第２ビット位置の出力。Ｃは、信号ｓ１の１／２
分周であり、信号ｓ１のパルス間隔からＴの場合、パル
ス状にＨの状態は存在するがその巾は基本クロックの周
期τよシも短く、且つ全体としてはＴの周期の維持とな
る。信号ｓ１のパルス間隔が２Ｔの場合、出力ＱＣは２
Ｔの周期でデユティ比１／１の矩形波となる。

ＦＦ４は、そのクロック端ＣＫからＱＢ出力を取込み、
データ端りからＱＣ出力を取込む。ＦＦ４は、立上夛ト
リガー形である故に、繰返し周期がＴの時は常に同出力
はＨとなシ、２Ｔの時はＴの時間巾経過した後りとなり
、更に、インバータゲートＧ４９の出力のＨにより再び
Ｈとなる。

シフトレジスタ５−ＲＥＧ２は、ＦＦ４の同出力を端子
Ａ、Ｂから取込む。更に、シフトレジスタ５−ＲＥＧ２
は、出力Ｓ１をクロック端子ＣＬＫに取込む。この結果
、信号Ｓ】の周期Ｔにょｐ作られたデータ（ＦＦ４の同
出力）がＨの時、最下位ピント位置出力ＱＡもＨとなる
。更に、信号ｓ１の周期が２Ｔによりデータ（ＦＦ４の
同出力）がＬの時、最下位ビット位置出力ＱＡは信号ｓ
１の立上りパルスによ！ｌｌＬに設定される。

シフトレジスタ５−ＲＥＧ２は、シリアル入力（ＦＦ４
の同出力を入力とする）、パラレル出力ＱＡ−ＱＨのシ
フトレジスタであって、シフトパルスは、クロックＣＬ
Ｋに入力するパルス、即ち信号Ｓ１のＨである。この信
号Ｓ１がＨとなる毎に１ビツト右シフトする。即ち、最
新のシリアル入力はＱＡに即座に出力として現われると
共に、信号Ｓ１がＨとなる毎にＱＡからＱＢ、ＱＢから
ＱＣ、・・・と順次右シフトする。最終的には、最上位
ビット位置出力ＱＩ（からオーバフローする。出力端子
ＱＡにセットされた時点を含めて出力端子ＱＨにＱＡ上
セット時出力が現われるまでの信号Ｓ１のＨとなる回数
は、８回となる。この５−ＲＥＧ２のリセットはリセッ
ト端ＣＬＲにゲートＧ４４の出力であるＨを入力した時
に行う。

ＦＦ６は、５−ＲＥＧ２のＱＨ出力をデータ端子りに取
込み、信号Ｓ１をクロック端ＣＫに取込む。該ＦＦ６は
、リセット端Ｒ２及びセット端ＳにＨレベルの信号（＋
Ｖｃ（！の半転信号）を加えているため、外部からセッ
トもされず、リセットされない。以上の結果、Ｆ’　Ｆ
　６は、信号Ｓ１がＨになった時に５−ＲＥＧ２　のＱ
Ｈ出力のデータＨが初めてラッテされ、Ｑ出力はＨとな
り、遅延回路ＤＬ　、ワンショットＯ８３ヲ介してＨレ
ベルのワンショット出力にゲー）０４６出力として発生
する。

一方、比較器ＣＯＭＰは、シフトレジスタＳ　−ＲＥＧ
２の下位４ピントＱＡ−ＱＤと上位４ビツトＱＥ〜ＱＨ
とを取込み、ＱＡとＱＥ、ＱＢとＱＦ、ＱＣとＱＧ、Ｑ
ＤとＱＨのそれぞれでインヒビソト論理を取り、且つそ
の４つのインヒビット出力のアンド論理をとる。アンド
論理の結果がＨの時、上位４ビツトと下位４ビツトとの
一致が得られたことになり、Ｈレベルの一致出力５２（
Ｑａ−Ｑｄ）を得る。

アンドゲートＧ４７は、ゲートＧ４６出力と比較器ＣＯ
ＭＰの出力Ｓ２とが共にＨの時にＨ出力を発生する。ラ
ッチレジスタＲＥＧ２は、Ｇ４７出カをラッチ端子ＬＡ
に取込んでアク、Ｇ４７出力がＨの時に５−ＲＥＧ２の
下位４ビット出力ＱＡ−ＱＤを取込みラッテする。この
ラッチデータＱＡ−ＱＤは、送信４ヒツトテータでアシ
、各チャンネルＡ’　、　Ｂ’　、　Ｃ’　。

Ｄ′用のデータとしてゲートＧ２１　、　Ｇ２３　、　
Ｇ２４．　Ｇ２６から出力する。

更に、ゲートＧ４７出カは、そのＨレベルでカウンタＣ
０ＵＮＴ４　ｆ：’）セットする。このカウンタＣ０Ｕ
ＮＴ４は、１６進カウンタであり、アンドゲートＧ５０
の出力クロックをクロック端ＣＬＫがら取込み計数する
。尚、ゲートＧ５０は二人カアンドゲートであり、一方
は１６進カウンタＣ０ＵＮＴ２の最上位ビット位置出力
端ＱＤの出力信号である。他方は、該カウンタＣ０ＵＮ
Ｔ４の最上位ビット位置出力端。Ｄの出力信号音インバ
ータゲー）Ｇ５１で反転した信号である。

かかるカウンタＣ０ＵＮＴ　４では、カウンタＣ０ＵＮ
ＴこのＱＤ比出力４Ｔの周期）により該カウンタＣ０Ｕ
ＮＴ４のＱＤ出カがＨになる時（パルス巾に換算して約
３２Ｔの時）、レジスタＲＥＧ２　’にそのクリア端子
ＣＬＲ’ｉｉ介してリセットする。光入力が正常な時、
１フレームの周期は１７Ｔであるから、レジスタＲＥＧ
　２では、Ｇ４７出力であるラッチ信号が入力し、この
パルス入カエシ再び３２Ｔの計数がカウンタＣ０ＵＮＴ
４でなされるまで、カウンタＣ０ＵＮＴ４のＱＤ比出力
Ｈとはならない。尚、光入力が絶えず正常に入力してい
る時には、カウンタＣ０ＵＮＴ４のＱＤ比出力入力とす
るゲートＧ５１の出力は、発生せず、レジスタＲＥＧ　
２のクリア端子ＣＬＲヘリセット信号は行かない。従っ
て、レジスタＩＧ２は、データラッチ信号（Ｇ４７出力
）が出た時には、その時の５−ＲＥＧ２の下位４ビツト
ＱＡ〜ＱＤ’を必ずラッチすることになる。

カウンタＣ０ＵＮＴ４のＱＤ比出力、フレームエラーチ
ェック結果を示す信号であり、この信号は、ゲー）Ｇ２
５を介してフレームチェック信号ＦＤとして外部に出力
する。

更に、ゲートＧ４７の出力は、ゲートＧ４８．Ｇ４４を
介してシフトレジスタ５−ＲＥＧ２のクリア端子ＣＬＲ
入力となる。従って、５−ＲＥＧ２は、ラッテ信号（Ｇ
４７）が発生する毎にリセットされ、初期状態になる。

更に、このＲＥＧ　２は、信号Ｓ１が４Ｔのパルス巾で
おる時、Ｃ０ＵＮＴ３のＱＤ比出力　ＦＦ’５のＱ出力
、ゲートＧ４３の出力の関連でもリセットできる。尚、
この４Ｔのパルスをストップパルスと称する。

第１６図は、Ｓ−４ＥＧ１の内部構成を示す。８個のＪ
ＫＦＦ８はＪＫフリップフロップである。このＪＫＦＦ
は立上、Ｄ　トＩＪガ形とする。更に、Ｇ６０．Ｇ６１
　、　Ｇ６７　、　Ｇ７０　、　Ｇ７３はインバータゲ
ート、Ｇ６２゜Ｇ６３はアンドゲート、Ｇ６６　、　Ｇ
６９　、　Ｇ７２　、　Ｇ６５　。

Ｇ６８．Ｇ７１はナントゲートである。Ｇ６４はオアゲ
ートを示す。各入力信号の中で、ＳＬはソフトローード
信号、ＳＩはシリアルインプット信号、ＣＫはクロック
、ＣＩはクロックィンヒビットを示す。

更に、Ａ、・・・Ｇ、ＨはＲＥＧ　］からの８ビットバ
ラ出力を示す。更に、ＤＯはシリアル１ビツトデータ出
力、Ｄｏはその反転出力である。これらの各入出力信号
は、第１３図で表示したものと同一である。

更に、Ｇ６４の出力は、第１４図に示した内部クロック
ＩＣＫを示す。

第１７図は、ＣＫ、ＣＩ、内部クロックＩＣＫのタイム
チャートを示す。この第１７図は内部の動きの一例全示
し、正確には第１４図に従う。

動作は以下となる。先ず、ＳＬがＬの時にＲＥＧｌの８
ビツトパラ出力で且つＡ−Ｈ’ｉ介してのデータをＧ６
６　、　Ｇ６７　、　Ｇ６５　、　Ｇ６９　、　Ｇ７０
　、　Ｇ６８・・・Ｇ７２、　Ｇ７３　、　Ｇ７１を介
してＪＫＦＦ８〜１にラッチする。

ＣＫがＬで、ＣＩがＬからＨになった時点で内部クロッ
クＩＣＫがＬからＨとなり、これによって、各ＪＫＦＦ
８〜１は右１ビツトシフトする。その時の新しい入力は
ＳＩでおり、１ビツト右クフトによりＪＫＦＦ８が空と
なりそこにＳＩをセットする。以下同様にＩＣＫの立上
や毎に１ビツト右シフトされ、且つその度にＳＩ大入力
ＪＫＦＦ８に新しくセットされる。

尚、内部クロックＩＣＫは、最小周期にＴでおシ、最大
周期は２Ｔである。ｃｒがＨの時間が最小時間Ｔの時間
よりもτだけ余分に存在するために、２Ｔの区間が出現
する。

本発明によれば、デユティ比の固定化をはかることがで
き、伝送精度、受信側の負担の軽減をはかることができ
る。

【図面の簡単な説明】

第１図は多重通信システム図、第２図はそのタイムチャ
ート、第３図は１フレームのデータ構成図、第４図、第
５図は１フレームの具体的構成側図、第６図は本発明の
送信回路の実施例図、第７図はそのタイムチャート、第
８図は受信回路の実施例図、第９図は送信回路の他の実
施例図、第１Ｏ図はそのタイムチャート、第１１図は送
信回路の他の実施例図、第１２図は受信回路の、他の実
施例図、第１３図は本発明のモデムの具体的な実施例図
、第１４図は送信タイムチャート、第１５図は受信タイ
ムチャート、第１６図はシフトレジスタ５−ＲＥＧＩの
具体的実施例図、第１７図はタイムチャートである。】・・・パラレル−シリアル形シフトレジスタ、２・・
・コード変換器、４・・・電気−光変換器、５・・・タ
イミング回路、１０・・・光−電気変換器、１２・・・
コード逆変換器、１３・・・シリアル−パラレル形シフ
トレジスタ、１４・・・比較器、１５・・・ラッチ回路
、１８・・・タイミング回路。特許出願人　　関東電子機器販売株式会社代理人　弁理
士　　秋　　本　　正　　実第２図第３図・　　　１フー　　１第４図第５図手続補正書（自発）昭和ｓｇ年−月１，４日特許庁長官若杉和夫　殿１゜事件の表示昭和　５７　　年特願第、２２７３５３　号２、発明の
名称　データ伝送装置３、補正をする者事件どの関係　　　　　　　　　　　１，１ｊ許出願人
住所（居所）東京都千代田区外神田／丁目／／番！号氏
名（名（’Ｆ）　　関東電子機器販売株式会社４、代　
埋入５、補正命令の１」附　　　昭和　　　年　　　月　　
　日１、本願明細書第１θ７３行の「高速通信」を「高
速通信」Ｋ補正する。２、本願明細書第１θ頁グ行〜！行の「パルス状波形と
したため、デユティ比が小さくなり」を「パルス状波形
が／：／から７：／のデユティ比内の波形であるため」
に補正する。３、本願明細書簡１り頁／グ行の「パルス状送出のため
」を「受信側装置がパルス（立上り、または立下り）動
作で対応できるので」に補正する。４、本願明細書第１３頁／／行の「小さい。」を「遅い
。」Ｋ補正する。５、　本願明細書簡２１頁ｌＳ行の「制御を行う。」を
「制御を行う。尚、信号／ｇｅＶｉレソスタ／３から得
られたスタートビットをタイミング回路／ｇに入力させ
る信号である。」Ｋ補正する。６、　本願明細書第Ｊ’頁７３行のｒｃｈ、Ａ’Ｊをｒ
ｃｈ、Ｄ’Ｊに補正する。７、　本願明細書簡３３頁ｌＳ行の「第図」を「第７５
図」に補正する。８、　図面第７．２図を別紙のとおシ補正する。以　　上

Claims

【特許請求の範囲】１、送出すべきデータの前段にパルス状のスタートビッ
トを付加し、該送出すべきデータの後段にパルス状のス
トップビットを付加し、送出すべきデータは′】”と１
０＃とで互いに異なるデユティ比を持つパルス状波形と
なす手段と、該手段からのパルス状波形を光信号に変換
して送出する手段と、該送出されてくる光信号を受信し
パルス状波形から送出されてきた”ｌ＃、ＩＩＱＦＴを
判別して取出す手段と、よｐ成るデータ伝送装置。２　上記送出すべきデータとは複数のチャンネルからの
サンプル時点での各チャンネル対応のデータをもって構
成した特許請求の範囲第１項記載のデータ伝送装置。３、送出すべきデータの前段にパルス状のスタートビッ
トを付加し、該送出すべきデータの後に該送出すべきデ
ータを反転した反転データを付加し、該反転データの後
にパルス状のストップビットを付加し、送出すべきデー
タ及び反転データは共に′１＃と＠０＃とで互いに異な
るデユティ比を持つパルス状波形となす手段と、該手段
からのパルス状波形を光信号に変換して送出する手段と
、該送出されてくる光信号を受信しパルス状波形から“
１’　、　”Ｏ’を判別する手段と、該判別結果からの
送出データと反転データとの一致の有無の比較を行い、
一致時の時のみ送出データをラッチし取込む手段とより
成るデータ伝送装置。