SU1376244A1

SU1376244A1 - Преобразователь последовательного кода в параллельный

Info

Publication number: SU1376244A1
Application number: SU864115790A
Authority: SU
Inventors: Владимир Дмитриевич Гладков
Original assignee: Предприятие П/Я А-3706
Priority date: 1986-06-04
Filing date: 1986-06-04
Publication date: 1988-02-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении преобразователей в составе аппаратуры сопр жени цифровых устройств с полудуплексными каналами св зи. Целью изобретени вл етс повышение достоверности преобразовани . Поставленна цель достигаетс тем, что в преобразователь последовательного кода в параллельный , содержащий три счетчика 3-5, первый и второй триггеры 1,2, генератор импульсов 6, регистр сдвига 12, два элемента И 13,14, элемент ИЛИ 7, элемент НЕ 11, дополнительно введены первый и второй дешифраторы и третий триггер 10. 2 ил.

Description

со

ND

4;

4

Фи.гЛ

Изобретение относитс к вычислительной технике и может быть использовано при построении преобразователей , вход щих в состав аппаратуры сопр жени цифровых устройств с полудуплексными двухпроводными каналами св зиi

Целью изобретени вл етс повышение достоверности преобразовани .

На фиг. 1 приведена блок-схема преобразовател ; на фиг. 2 - временна диаграмма, по сн юща работу преобразовател .

Преобразователь последовательного кода в параллельный содержит первый 1 и второй 2 триггеры, счетчики 3-5, генератор 6 импульсов, элемент ИЛИ 7, первый 8 и второй 9 дешифраторы , третий триггер 10, элемент НЕ 11, регистр 12 сдвига, первый 13 и второй 14 элементы И. Кроме того, преобразователь имеет информационные входы 15 и 16, информационные выхо- да.1 17, управл ющий выход 18, контрольный выход 19 нарушени длины слова и контрольный выход 20 превышени паузы.

Преобразователь последовательного кода в параллельный работает следу- ющи м образом.

На первый 15 и второй 16 информационные входы поступают сигналы из полудуплексного двухпроводного, канала св зи. На временной диаграмме (фиг. 2) показаны временные соотношени между входными сигналами и бипол рными сигналами канала св зи. .Дл передачи каждого бита необходимо врем , равное 4Т. Информационные слова, разр дность которых, например равна 11, следуют во времени друг за другом через интервал времени, например , равный 8Т, где Т - длительность положительного или отрицательного импульсов.

Преобразователь начинает работать только при поступлении из канала св зи информационного слова с битом 1 в первом разр де, при этом последовательно устанавливаютс в состо ние 1 триггеры 1 и 10, а на выходе элемента ИЖ 7 вырабатываетс сигнал который поступает на вход регистра 12 сдвига, производ в нем сдвиг информации, воздействует через элемент И 14 на счетный вход счетчика 4 и разрешает работу счетчика 3 под воздействием импульсов генератора 6

0

5

0

5

0

5

0

5

0

5

В конце приема бита 1 сигнал с выхода счетчика 3 устанавливает триггер 1 в состо ние 1. При отсутствии сигнала на выходе элемента ИЛИ 7 работает элемент НЕ 11, который производит сброс счетчика 3. При приеме битов О преобразователь работает аналогично, однако на информационный вход регистра 12 поступает нулевое значение сигнала, В момент приема последнего бита информационного слова на выходе счетчика 4 устанавливаетс код, соответствующий числу И, в результате чего на управл ющем выходе 18 формируетс сигнал дл считывани информации, введенной в регистр 12. Преобразователь автоматически возвращаетс в исходное состо ние при отсутствии сигналов на входах 15 и 16 в течение времени, равном 8Т. За это врем код на выходе счетчика 5 достигает значени , при котором на выходе дешифратора 9 по вл етс сигнал дл установки -в состо ние О счетчика 4 и триггера 10.

Преобразователь также возвращаетс в исходное состо ние, если число поступивших на его входы битов менее 11. В этом случае элемент И 13 выдает сигнал на контрольный выход 20, так как на первый вход его поступает сигнал разрешени с выхода дешифратора 8, а на второй вход - сигнал с второго выхода дешифратора 9.

Сигнал на контрольном выходе 19 вырабатываетс в случае поступ- пени на входы 15 и 16 преобразовател более одиннадцати битов.

Форм у л а изобретени

Преобразователь последовательного кода в параллельный, содержащий три счетчика, генератор импульсов, регистр сдвига, первый и второй элементы И, -элемент ИЛИ, элемент НЕ, первый и второй триггеры, первые единичные входы которых вл ютс соответственно первым и вторым информационными входами преобразовател , информационные выходы которого соединены с выходами регистра сдвига,. вход сдвига которого соединен с выходом элемента ИЛИ, с входом разрешени счета первого счетчика, входом сброса второго счетчика и с входом элемента НЕ, выход которого соединен с входом сброса первого счетчика и входом разрешени счета второго счетчика, счетный вход которого соединен с выходом генератора импульсов и со счетным входом первого счетчика, выход которого соединен с входами сброса первого и второго триггеров, вторые единичные входы которых соединены соответственно с инверсными выходами второго и первого триггеров, пр мые выходы которых соединены соответственно с первым и вторым входами элемента ИЛИ, пр мой выход первого триггера соединен с информационным входом регистра сдвига, отличающийс тем, что, с целью повышени достоверности преобразовани , в него введены первый и второй дешифраторы и третий триггер, единичный выход которого соединен с первым входом первого элемента И, второй вход которого соединен с вы„/ .

П ЛгпР- Ъ-иГКР-Лтходом элемента ИЛИ, а выход первого элемента И соединен со счетным входом третьего счетчика, вход сброса которого соединен с выходом окончани приема второго дешифратора и входом сброса третьего триггера , единичный вход которого соединен с пр мым выходом первого триггера , выходы второго и третьего счетчиков соответственно соединены с входами второго и первого дешифраторов , выход превышени паузы и ин- версц 1й выход которых соединены соответственно с первым и вторым входами второго элемента И, выход которого вл етс контрольным выходом превьппени паузы преобразовател , управл ющий выход которого соединен

с управл ющим выходом первого дешиф- ратора, выход нарушени длины слова которого соединен с контрольным выходом нарушени длины слова преобразовател .

,о 1

f If

.0 t

Claims

Форм ул а изобретения Преобразователь последовательного кода в параллельный, содержащий три счетчика, генератор импульсов, регистр сдвига, первый и второй элементы И,’элемент ИЛИ, элемент НЕ, первый и второй триггеры, первые единичные входы которых являются соответственно первым и вторым информационными входами преобразователя, информационные выходы которого соединены с выходами регистра сдвига,, вход сдвига которого соединен с выходом элемента ИЛИ, с входом разрешения счета первого счетчика, входом сброса второго счетчика и с входом элемента НЕ, выход которого сое1376244 динен с входом сброса первого счетчика и входом разрешения счета второго счетчика, счетный вход которого соединен с выходом генератора импульсов и со счетным входом первого счетчика, выход которого соединен с входами сброса первого и второго триггеров, вторые единичные входы которых соединены соответственно с инверсными выходами второго и первого триггеров, прямые выходы которых соединены соответственно с первым и вторым входами элемента ИЛИ, прямой выход первого триггера соединен с информационным входом регистра сдвига, отличающийся тем, что, с целью повышения достоверности преобразования, в него введены первый и второй дешифраторы и третий триггер, единичный выход которого соединен с первым входом первого элемента И, второй вход которого соединен с вы ходом элемента ИЛИ, а выход первого элемента И соединен со счетным входом третьего счетчика, вход сбро5 са которого соединен с выходом окончания приема второго дешифратора и входом сброса третьего триггера, единичный вход которого соединен с прямым выходом первого триггеIQ ра, выходы второго и третьего счетчиков соответственно соединены с входами второго и первого дешифраторов , выход превышения паузы и инверсий выход которых соединены со15 ответственно с первым и вторым входами второго элемента И, выход которого является контрольным выходом превышения паузы преобразователя, управляющий выход которого соединен 2θ с управляющим выходом первого дешифратора, выход нарушения длины слова которого соединен с контрольным выходом нарушения длины слова преобразователя.

< >' »’ X .0 .0 ^{Вха} ,е} π π η η л η π триг г ер / j цр—}_______j 1 _________| [_

Триееер г ~__________f |________| ~О |_______ «7 j—1J--LI--U--LJ--и--LJ--L

Фиг. г